JPS63126048A - 複数画素同時書込み回路 - Google Patents
複数画素同時書込み回路Info
- Publication number
- JPS63126048A JPS63126048A JP27211086A JP27211086A JPS63126048A JP S63126048 A JPS63126048 A JP S63126048A JP 27211086 A JP27211086 A JP 27211086A JP 27211086 A JP27211086 A JP 27211086A JP S63126048 A JPS63126048 A JP S63126048A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bitmap memory
- block
- circuit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔概要〕
複数ブロックに分割されたビットマツプメモリに複数の
画素を同時に書込む際、従来は同一アドレスでのみ書込
むことが可能であったが、各ビットマツプメモリブロッ
ク毎に異なるアドレスで画素を書込むことを可能とし、
同時に描画を行う画素の組み合わせの自由度を大きくし
、太線書込み等を容易とした。 〔産業上の利用分野〕 本発明は複数のブロックに分割されたビットマツプメモ
リに複数の画素を異なるアドレスで描画する書込み回路
に係り、特に太線等の書込みを容易とする複数画素同時
書込み回路に関する。 文字や画像等を画素に分解してビットマツプメモリ上に
記憶させ、このビットマツプメモリをラスク走査して読
出し表示する表示装置においては、大量の画素を高速に
描画することを可能とするため、ビットマツプメモリを
複数のブロックに分割し、複数の画素を一回の書込み動
作で書込むことが行われている。 ところで、このような書込み方法を用いた場合、文字や
画像等を形成する線を太線で表示したい場合があるが、
この太線とするための描画処理は容易であることが必要
である。 〔従来の技術〕 第５図は従来の書込み回路の一例を示すブロック図であ
る。 端子Ａから描画アドレスが入力し、同時書込み制御回路
１とビットマツプメモリブロック２〜５に供給される。 同時書込み制御回路１は描画アドレスにより、ビットマ
ツプメモリブロック２〜５に対しイネーブル信号を送出
する。 図示省略した書込み回路から黒画素と白画素が各ビット
マツプメモリブロック２〜５に送出され、イネーブル信
号が入力したビットマツプメモリブロック２〜５に対し
て黒画素又は白画素が書込まれる。 本例ではビットマツプメモリブロック２〜５は４個であ
るが、このビットマツプメモリブロックがＮ個とすると
、ビットマ・ノブメモリ全体ではＮ個の画素を一回の書
込み動作で書込むことが可能となり、高速に描画するこ
とが出来る。 〔発明が解決しようとする問題点〕 上記の如〈従来は、複数の画素を一回の書込み動作でビ
ットマツプメモリ上に書込むことが可能であるが、各ビ
ットマツプメモリブロックには同一の描画アドレスが供
給されているため、同時に書込み可能な画素は同一のア
ドレスのもののみであり、例えば文字や画像を形成する
線を太線とするためには、複雑な処理を必要とするとい
う問題がある。 Ｃ問題点を解決するための手段〕 第１図は本発明の原理ブロック図である。 同時書込み制御回路６は端子Ｂから複数ビット書込みを
指示されると、アドレス変換回路７〜１０に“１”を送
出し、アドレス変換回路７〜１ｏは、夫々ビットマツプ
メモリブロック２〜５を常にイネーブルとする信号を送
出する。 又、アドレス変換回路７〜１０は端子Ａから入る描画ア
ドレスのＸ方向とＹ方向のアドレスに、予め定められた
テーブルに基づき、ビットマツプメモリブロック２〜５
の各ブロック毎にアドレスの決定を行い、このアドレス
に基づき、一つの画素を同時に各ビットマツプメモリブ
ロック２〜５に夫々書込む構成とする。
画素を同時に書込む際、従来は同一アドレスでのみ書込
むことが可能であったが、各ビットマツプメモリブロッ
ク毎に異なるアドレスで画素を書込むことを可能とし、
同時に描画を行う画素の組み合わせの自由度を大きくし
、太線書込み等を容易とした。 〔産業上の利用分野〕 本発明は複数のブロックに分割されたビットマツプメモ
リに複数の画素を異なるアドレスで描画する書込み回路
に係り、特に太線等の書込みを容易とする複数画素同時
書込み回路に関する。 文字や画像等を画素に分解してビットマツプメモリ上に
記憶させ、このビットマツプメモリをラスク走査して読
出し表示する表示装置においては、大量の画素を高速に
描画することを可能とするため、ビットマツプメモリを
複数のブロックに分割し、複数の画素を一回の書込み動
作で書込むことが行われている。 ところで、このような書込み方法を用いた場合、文字や
画像等を形成する線を太線で表示したい場合があるが、
この太線とするための描画処理は容易であることが必要
である。 〔従来の技術〕 第５図は従来の書込み回路の一例を示すブロック図であ
る。 端子Ａから描画アドレスが入力し、同時書込み制御回路
１とビットマツプメモリブロック２〜５に供給される。 同時書込み制御回路１は描画アドレスにより、ビットマ
ツプメモリブロック２〜５に対しイネーブル信号を送出
する。 図示省略した書込み回路から黒画素と白画素が各ビット
マツプメモリブロック２〜５に送出され、イネーブル信
号が入力したビットマツプメモリブロック２〜５に対し
て黒画素又は白画素が書込まれる。 本例ではビットマツプメモリブロック２〜５は４個であ
るが、このビットマツプメモリブロックがＮ個とすると
、ビットマ・ノブメモリ全体ではＮ個の画素を一回の書
込み動作で書込むことが可能となり、高速に描画するこ
とが出来る。 〔発明が解決しようとする問題点〕 上記の如〈従来は、複数の画素を一回の書込み動作でビ
ットマツプメモリ上に書込むことが可能であるが、各ビ
ットマツプメモリブロックには同一の描画アドレスが供
給されているため、同時に書込み可能な画素は同一のア
ドレスのもののみであり、例えば文字や画像を形成する
線を太線とするためには、複雑な処理を必要とするとい
う問題がある。 Ｃ問題点を解決するための手段〕 第１図は本発明の原理ブロック図である。 同時書込み制御回路６は端子Ｂから複数ビット書込みを
指示されると、アドレス変換回路７〜１０に“１”を送
出し、アドレス変換回路７〜１ｏは、夫々ビットマツプ
メモリブロック２〜５を常にイネーブルとする信号を送
出する。 又、アドレス変換回路７〜１０は端子Ａから入る描画ア
ドレスのＸ方向とＹ方向のアドレスに、予め定められた
テーブルに基づき、ビットマツプメモリブロック２〜５
の各ブロック毎にアドレスの決定を行い、このアドレス
に基づき、一つの画素を同時に各ビットマツプメモリブ
ロック２〜５に夫々書込む構成とする。
上記構成とすることにより、アドレス変換回路７〜１０
は、夫々対応するビットマツプメモリブロック２〜５の
各ブロックに、ブロック毎に異なるアドレスで一つの黒
画素を、一度に書込むことが可能となるため、同時描画
を行える画素の組み合わせの自由度を大きくし、太線描
画を容易に実施することが出来る。 〔実施例〕 第２図は本発明の一実施例を示す回路のブロック図であ
る。 第２図は第１図のアドレス変換回路７〜１０の詳細ブロ
ック図である。ここで、例えば第２図を第１図のアドレ
ス変換回路７として、その動作を説明する。 端子Ａから入る描画アドレスのＸ方向アドレスとＹ方向
アドレスから、ブロック番号解析回路１１はビットマツ
プメモリブロック２のブロック番号を検出すると、加算
値決定回路１２に、このブロック番号を送出する。 加算値決定回路１２は予め定められたテーブルを参照し
、Ｘ方向加算値が必要か否かを判定し、加算回路１３に
指示する。又同時にＹ方向加算値とが必要であるか否か
を判定し、加算回路１４に指示する。 加算回路１３は加算値決定回路１２から加算を指示され
ると、ブロック番号解析回路１１が送出するＸ方向アド
レスに＋１したアドレスとをビットマツプメモリブロッ
ク２に送出する。若し加算を指示されなければ、Ｘ方向
アドレスをそのままビットマツプメモリブロック２に送
出する。 加算回路１４は加算値決定回路１２から加算を指示され
ると、ブロック番号解析回路１１が送出するＹ方向アド
レスに＋１したアドレスとをビットマツプメモリブロッ
ク２に送出する。若し加算を指示されなければ、Ｙ方向
アドレスをそのままビットマツプメモリブロック２に送
出する。 第１図に示す同時書込み制御回路６から複数ビット書込
みが指示された場合に“１”がＯＲ回路１６に入り、ビ
ットマツプメモリブロック２に送出される。従ってビッ
トマツプメモリブロック２はイネーブルとなって、上記
で指示されたアドレスに黒画素が書込まれる。 同時書込み制御回路６が単一ビット書込みを指示された
場合は、“０′がＯＲ回路１６に入る。比較回路１５は
ブロック番号解析回路１１が送出するブロック番号とビ
ットマツプメモリブロック２の番号が一致した時、“１
”を送出するため、ビットマツプメモリブロック２はイ
ネーブルとなり、加算回路１３及び１４が送出するアド
レスで、黒画素が書込まれる。 第３図は本発明による黒画素の配置例を説明する図であ
る。 第３図は第１図に示す如く、ビットマツプメモリブロッ
ク２〜５が４個存在する場合の各ブロックに書込まれる
黒画素の配置を示す。 Ｘ方向のアドレスを（０）、（１）、 （２Ｌ （３１
，（４１，（５）。 （６）とし、Ｙ方向のアドレスを同様に（０）、（１）
、 （２）。 （３１，（４］、 （５）、 （６）とすると、■で示
す画素はビ・ノドマツプメモリ２の図示するアドレスに
書込まれ、■で示す画素はビットマツプメモリブロック
３の図示するアドレスに書込まれ、■で示す画素はビッ
トマツプメモリ４の図示するアドレスに書込まれ、■で
示す画素はビットマツプメモリブロック５の図示するア
ドレスに書込まれる。 第４図は太線の一例を示す図である。 第３図に示す如くアドレスを変換して各ビットマツプメ
モリブロック毎に黒画素を書込み、例えば斜線で示す各
黒画素に隣接する画素が黒画素となるようにすることに
より、容易に太線とすることが出来る。 〔発明の効果〕 以上説明した如（、本発明は複数の画素を異なるアドレ
スで各ビットマツプメモリブロックに書込むことが可能
なため、同時に描画する画素の組み合わせの自由度を大
きくし、太線等を容易に描画することが出来る。
は、夫々対応するビットマツプメモリブロック２〜５の
各ブロックに、ブロック毎に異なるアドレスで一つの黒
画素を、一度に書込むことが可能となるため、同時描画
を行える画素の組み合わせの自由度を大きくし、太線描
画を容易に実施することが出来る。 〔実施例〕 第２図は本発明の一実施例を示す回路のブロック図であ
る。 第２図は第１図のアドレス変換回路７〜１０の詳細ブロ
ック図である。ここで、例えば第２図を第１図のアドレ
ス変換回路７として、その動作を説明する。 端子Ａから入る描画アドレスのＸ方向アドレスとＹ方向
アドレスから、ブロック番号解析回路１１はビットマツ
プメモリブロック２のブロック番号を検出すると、加算
値決定回路１２に、このブロック番号を送出する。 加算値決定回路１２は予め定められたテーブルを参照し
、Ｘ方向加算値が必要か否かを判定し、加算回路１３に
指示する。又同時にＹ方向加算値とが必要であるか否か
を判定し、加算回路１４に指示する。 加算回路１３は加算値決定回路１２から加算を指示され
ると、ブロック番号解析回路１１が送出するＸ方向アド
レスに＋１したアドレスとをビットマツプメモリブロッ
ク２に送出する。若し加算を指示されなければ、Ｘ方向
アドレスをそのままビットマツプメモリブロック２に送
出する。 加算回路１４は加算値決定回路１２から加算を指示され
ると、ブロック番号解析回路１１が送出するＹ方向アド
レスに＋１したアドレスとをビットマツプメモリブロッ
ク２に送出する。若し加算を指示されなければ、Ｙ方向
アドレスをそのままビットマツプメモリブロック２に送
出する。 第１図に示す同時書込み制御回路６から複数ビット書込
みが指示された場合に“１”がＯＲ回路１６に入り、ビ
ットマツプメモリブロック２に送出される。従ってビッ
トマツプメモリブロック２はイネーブルとなって、上記
で指示されたアドレスに黒画素が書込まれる。 同時書込み制御回路６が単一ビット書込みを指示された
場合は、“０′がＯＲ回路１６に入る。比較回路１５は
ブロック番号解析回路１１が送出するブロック番号とビ
ットマツプメモリブロック２の番号が一致した時、“１
”を送出するため、ビットマツプメモリブロック２はイ
ネーブルとなり、加算回路１３及び１４が送出するアド
レスで、黒画素が書込まれる。 第３図は本発明による黒画素の配置例を説明する図であ
る。 第３図は第１図に示す如く、ビットマツプメモリブロッ
ク２〜５が４個存在する場合の各ブロックに書込まれる
黒画素の配置を示す。 Ｘ方向のアドレスを（０）、（１）、 （２Ｌ （３１
，（４１，（５）。 （６）とし、Ｙ方向のアドレスを同様に（０）、（１）
、 （２）。 （３１，（４］、 （５）、 （６）とすると、■で示
す画素はビ・ノドマツプメモリ２の図示するアドレスに
書込まれ、■で示す画素はビットマツプメモリブロック
３の図示するアドレスに書込まれ、■で示す画素はビッ
トマツプメモリ４の図示するアドレスに書込まれ、■で
示す画素はビットマツプメモリブロック５の図示するア
ドレスに書込まれる。 第４図は太線の一例を示す図である。 第３図に示す如くアドレスを変換して各ビットマツプメ
モリブロック毎に黒画素を書込み、例えば斜線で示す各
黒画素に隣接する画素が黒画素となるようにすることに
より、容易に太線とすることが出来る。 〔発明の効果〕 以上説明した如（、本発明は複数の画素を異なるアドレ
スで各ビットマツプメモリブロックに書込むことが可能
なため、同時に描画する画素の組み合わせの自由度を大
きくし、太線等を容易に描画することが出来る。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す回路のブロック図、
第３図は本発明による黒画素の配置例を説明する図、
第４図は太線の一例を示す図、
第５図は従来の書込み回路の一例を示すブロック図であ
る。 図において、 １．６は同時書込み制御回路、 ２〜５はビットマツプメモリブロック、７〜１０はアド
レス変換回路、 １１はブロック番号解析回路、 １２は加算値決定回路、１３．１４は加算回路、１５は
比較回路である。 泉発５月の岸理フ”ロワ２堕 早 １ 口 一一一一一）× ホ発期によシ、１乙Ｊｂ素の邑ご１イタリ と名ヒ、ｆ
リゴするＧり茅 ３ 図 入梅■−例と小Ｔ口 番 ４ 口 １之太の嵜しみ町名ｅ−例Ｐ帛すブ０ツ２り茅 ５ 口
る。 図において、 １．６は同時書込み制御回路、 ２〜５はビットマツプメモリブロック、７〜１０はアド
レス変換回路、 １１はブロック番号解析回路、 １２は加算値決定回路、１３．１４は加算回路、１５は
比較回路である。 泉発５月の岸理フ”ロワ２堕 早 １ 口 一一一一一）× ホ発期によシ、１乙Ｊｂ素の邑ご１イタリ と名ヒ、ｆ
リゴするＧり茅 ３ 図 入梅■−例と小Ｔ口 番 ４ 口 １之太の嵜しみ町名ｅ−例Ｐ帛すブ０ツ２り茅 ５ 口
Claims (1)
- 【特許請求の範囲】 複数のブロックに分割されたビットマップメモリ（２）
〜（５）と、 該ビットマップメモリブロック（２）〜（５）毎に夫々
異なる描画アドレスを送出するアドレス変換回路（７）
〜（１０）と、 該アドレス変換回路（７）〜（１０）に複数ビット書込
みか単一ビット書込みかを指示する同時書込み制御回路
（６）とを備えて成り、 複数ビット書込みを指示された場合、前記ビットマップ
メモリブロック（２）〜（５）毎に異なるアドレスで、
一つの画素を夫々書込むことを特徴とする複数画素同時
書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27211086A JPS63126048A (ja) | 1986-11-14 | 1986-11-14 | 複数画素同時書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27211086A JPS63126048A (ja) | 1986-11-14 | 1986-11-14 | 複数画素同時書込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63126048A true JPS63126048A (ja) | 1988-05-30 |
Family
ID=17509220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27211086A Pending JPS63126048A (ja) | 1986-11-14 | 1986-11-14 | 複数画素同時書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63126048A (ja) |
-
1986
- 1986-11-14 JP JP27211086A patent/JPS63126048A/ja active Pending
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