JPS62175880A - 画像演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、画像データ変換および画素間演算の両機能
を有する画像演算回路に関する。

［発明の技術的背景］ 従来、この種の画像演算回路は、第２図に示すように、
独立のデータ変換部１０および画素間演算部１１により
構成されていた。

データ変換部１０の動作は、次の通りである。まず、デ
ータ変換対象となる画像データが外部より転送され、レ
ジスタ１２に保持される。データ変換用テーブルメモリ
１３は、レジスタ１２の出力データによりアドレッシン
グされる。これにより、レジスタ１２の出力データに対
応する変換データがテープルメモリ１３から読出される
。テーブルメモリ１３からの読出しデータは、内部デー
タバス１４を介してレジスタ１５に供給され、出力画像
データとして同レジスタ１５に保持される。

一方、画素間演算部１１の動作は、次の通りである。ま
ず、画素間演算対象となる２種の画像データが外部より
転送され、それぞれレジスタ１２およびレジスタ１Ｇに
保持される。レジスタ１２およびレジスタ１６の両川力
データは画素間演算回路１７に供給され、指定された画
素間演算（加算、減算、論理積、論理和、排他的論理和
等の演算）が行なわれる。画素間演算回路１７の演算結
果は、出力画像データとしてレジスタ１８に保持される
。

［背景技術の問題点］ 上記したように、第２図に示す従来の画像演算回路では
、データ変換動作および画素間演算動作が、それぞれ独
立の回路部分（データ変換部１０、画素間演算部１１）
で行なわれる構成となっているため、素子数が多くなる
問題があった。また、外部との間の入出力信号線数が多
くなるため、プリント基板上で配線が込合い配線困難と
なる問題や、ＬＳＩ化が困難となる問題もあった。更に
従来の画像演算回路では、データ変換および画素間演算
が連続して行なえない問題もあった。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、データ変換および画素間演算が連続して行なえ、しか
も回路構成素子数および外部との間の入出力信号線数の
削減が図れる画像演算回路を提供することにある。

［発明の概要］ この発明では、入力画像データを保持する第１および第
２レジスタと、データ変換用テーブルメモリと、画素間
演算回路と、第３レジスタとが設けられる。テーブルメ
モリは、第２レジスタの出力データによりアドレッシン
グされる。このテーブルメモリの出力データは画素間演
算回路の一方の入力となり、第２レジスタの出力データ
は画素間演算回路の他方の入力となる。画素間演算回路
の出力データは、出力画像データとして第３レジスタに
保持される。

上記の構成によれば、テーブルメモリの出力を画素間演
算回路の一方の入力に接続するようにしているため、デ
ータ変換および画素間演算が連続して行なえる。またデ
ータ変換結果および画素間演算結果は、いずれも第３レ
ジスタより出力できるため、素子数および入出力信号線
数の削減が図れる。

［発明の実施例］ 第１図はこの発明の一実施例に係る画像演算回路のブロ
ック構成を示す。同図において、２１．２２は外部から
例えば画像バス（図示せず）を介して入力される画像デ
ータを保持するレジスタである。

レジスタ２１の出力は例えばＲＡＭで構成されるデータ
変換用テーブルメモリ２３のアドレスボートＡに接続さ
れている。テーブルメモリ２３のデータ入出力ボートＤ
は、内部データバス２４に接続されている。内部データ
バス２４には、外部から例えば制御バス（図示せず）を
介して入力されるデータ（テーブルメモリ２３書換え用
のデータ）を保持するレジスタ２５の出力、および画素
間演算回路２６の一方の入力が接続されている。この画
素間演算回路２６の他方の入力にはレジスタ２２の出力
が接続され、画素間演算回路２６の出力には出力画像デ
ータ保持用のレジスタ２７の入力が接続されている。

次に、第１図の構成の動作を、データ変換および画素間
演算を連続して行なう場合を例にとって説明する。まず
外部より第１図の画像演算回路に画像バス経由で２種の
画像データが転送され、一方はレジスタ２１に、他方は
レジスタ２２に、それぞれ保持される。レジスタ２１の
出力データは、テーブルメモリ２３のアドレスポートＡ
に導かれる。このときテーブルメモリ２３は、読出しモ
ードに設定されている。これにより、レジスタ２１の出
力データの指定するテーブルメモリ２３のアドレスに格
納されている変換データが、そのデータ入出力ポートＤ
から読出される。なお、テーブルメモリ２３の各アドレ
スには、データ変換種別に応じ、そのアドレスに対応す
る変換データが少なくともデータ変換処理前に書込まれ
るようになっている。この場合、テーブルメモリ２３は
１込みモードに設定され、アドレスデータはレジスタ２
１より、♂込みデータはレジスタ２５より供給される。

テーブルメモリ２３から読出されたデータ（即ちレジス
タ２１の出力データに対応する変換データ）は、内部デ
ータバス２４を介して画素間演算回路２６の一方の入力
に供給される。画素間演算回路２Ｇの他方の入力にはレ
ジスタ２２の出力データが供給される。画素間演算回路
２６は、２つの入力に供給されたデータ間で、指定され
た画素間演算（加算。

減算、論理積、論理和、排他的論理和等の演算）を行な
う。画素間演算回路２６の演算結果は、出力画像データ
としてレジスタ２７に保持される。レジスタ２７に保持
された画像データは、画像バス上に送出される。

以上のデータ変換および画素間演算は、入力画像データ
を変えながら、パイプラインで連続して行なわれる。

次に、第１図の画像演算回路でデータ変換だけを行なう
場合について説明する。この場合、レジスタ２２は、そ
の出力データがＯとなるように設定されると共に、画素
間演算回路２６は加算モードに設定される。これにより
、画素間演算回路２６の演算結果は、テーブルメモリ２
３からの読出しデータ（即ちレジスタ２１の出力データ
に対応する変換データ）に一致するようになり、レジス
タ２７にデータ変換結果を得ることができる。なお、画
素間演算回路２６が右側入力スルー機能を有している場
合には、同回路２６を右側入力スルーモードに設定する
ことにより、テーブルメモリ２３からの読出しデータを
そのままレジスタ２７に供給することができる。

次に、第１図の画像演算回路で画素間演算だけを行なう
場合について説明する。この場合、テーブルメモリ２３
の各アドレスには、そのアドレスと同一のデータが、変
換データ書込み（登録）の場合と同様にして予め１込ま
れる。こうすることにより、テーブルメモリ２３から画
素間演算回路２６の一方の入力に供給される変換データ
を、レジスタ２１の出力データに一致させることができ
る。この状態において、画素間演算回路２６でレジスタ
２２の出力データとテーブルメモリ２３からの読出しデ
ータとの間の画素間演算を行なわせることにより、実質
的にレジスタ２１．２２の両出力データ間の画素間演算
を行なうことができる。

［発明の効果］ 以上詳述したようにこの発明によれば、次に列挙する作
用効果を奏することができる。

■　テーブルメモリの出力を画素間演算回路の一方の入
力に接続するようにしているため、データ変換および画
素間演算が連続して行なえ、処理の高速化が図れる。

■　データ変換結果および画素間演算結果を、いずれも
共通のレジスタより出力できるため、素子数の削減が図
れる。

■　■と同様の理由により入出力信号線数の削減が図れ
、したがってＬＳＩ化する場合に入出力ビン数が少なく
て済む。

■　入出力信号線数の削減が図れることから、プリント
基板上での配線が容易となる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る画像演算回路のブロ
ック構成図、第２図は従来例を示すブロック構成図であ
る。 ２１、２２．２５．２７・・・レジスタ、２３・・・テ
ーブルメモリ、２６・・・画素間演算回路。

Claims (4)

【特許請求の範囲】
1. （１）入力画像データを保持する第１および第２レジス
   タと、上記第１レジスタの出力データによりアドレッシ
   ングされるデータ変換用テーブルメモリと、このテーブ
   ルメモリの出力データを一方の入力とし上記第２レジス
   タの出力データを他方の入力とする画素間演算回路と、
   この画素間演算回路の出力データを出力画像データとし
   て保持する第３レジスタとを具備することを特徴とする
   画像演算回路。
2. （２）データ変換だけが必要な場合、上記画素間演算回
   路は上記テーブルメモリの出力データをそのまま上記第
   ３レジスタに出力するスルーモードに設定されることを
   特徴とする特許請求の範囲第１項記載の画像演算回路。
3. （３）データ変換だけが必要な場合、上記第２レジスタ
   はその出力データが０となるように設定されることを特
   徴とする特許請求の範囲第１項記載の画像演算回路。
4. （４）画素間演算だけが必要な場合、上記テーブルメモ
   リの各アドレス位置には、対応するアドレスと同一のデ
   ータが予め書込まれることを特徴とする特許請求の範囲
   第１項記載の画像演算回路。