JPH02108171A - フレームメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野コ 本発明は、画像情報などを記憶するのに利用されるフレ
ームメモリ装置に関し、特に画像の移動。

合成、マスク等の編集処理に関する。

［従来の技術］ 例えば、イメージスキャナで読取った画像に対し、プリ
ントする前に様々な編集処理を施こそうとする場合、そ
の情報は時系列情報として順次に入力されるので、その
情報の全てを一時的にメモリ上に格納し、その後で情報
が格納されたメモリをアクセスし編集処理を行なうこと
になる。この種のメモリは、フレームメモリと呼ばれ１
通常、非常に大きな記憶容量を必要とされろ。例えば、
Ａ３サイズの画像を、１６画素／ｍｍの解像度で読取る
場合には、単色の２階調でも約４Ｍバイトが必要であり
、カラー画像なら最低でも１２Ｍバイトが必要になる。

［発明が解決しようとする課題］ ところで、例えばイメージスキャナから入力した画像を
プリンタで記録する場合には、記録する前にレイアウト
の変更１部分的な画像のマスク。

画像の合成等々の編集処理を行ないたい場合がよくある
。フレームメモリを備える画像処理装置においては、該
メモリ上に画像データを記憶した後で、ＣＰＵなどを用
いて該メモリをアクセスし、データの移動、変更、追加
などの処理を施こすことによって、希望する編集処理を
実行することが可能である。

この種の編集処理は、比較的単純な処理であるが、膨大
な容量のメモリに対してその処理を繰り返す必要がある
ので、処理量が非常に多く、その実行には長い時間を要
する。また、一部分の画像を移動する場合には、移動先
の画像データを一時的に別のメモリに退避する必要が生
じる場合もある。

本発明は１画像の移動２合成、マスクなどの編集処理を
短時間で実行しうるフレームメモリ装置を提供するとと
もに、編集途中で画像データを退避するための特別なメ
モリを不要にすることを目的とする。

［課題を解決するための手段］ 上記目的を達成するため、本発明においては、所定のア
ドレスバスに並列に接続された。複数のバンクメモリ手
段；各々のバンクメモリ手段に設けられ、更新自在な識
別番号をそれぞれ保持するバンク指定スイッチ手段；メ
モリをアクセスする装置の走査位置に応じて、所定の優
先順に従い、バンク選択番号を順次更新出力するバンク
情報生成手段；各々のバンクメモリ手段に設けられ、前
記バンク指定スイッチ手段の出力する識別番号と。

前記バンク情報生成手段の出力するバンク選択番号とを
比較する比較手段；及び前記比較手段の比較結果が一致
したバンクメモリ手段に対してアクセスを許可し、一致
しないバンクメモリ手段に対してアクセスを禁止するア
クセス制御手段；を設ける。

［作用コ 本発明によれば、アクセスするバンクメモリ手段を指定
するバンク選択番号が、予め設定された優先順に従って
順番に現われるので、どのような順番で各バンクメモリ
手段をアクセスすることになるのかは、各バンクメモリ
手段のバンク指定スイッチ手段に保持される識別番号の
割り当てによって決定される。

従って、各バンクメモリ手段の識別番号を、画像データ
をメモリに書込む時とそれをメモリから読み出す時とで
異なる値に設定すれば、画像を書込む順番と読み出す順
番とが入れ替わるので、それによってバンクメモリの容
量に対応する大きさの単位で１画像の移動を行なうこと
ができる。また、画像データの読み出しの際に、識別番
号としてバンク選択番号に現われない値を指定すれば、
そのバンク領域の画像は出力されず、マスクされること
になる。

この場合の編集処理は、単に各バンクメモリの識別番号
を更新するだけでよいので、瞬時に実行しうる。

本発明の他の目的及び特徴は、以下の、図面を参照した
実施例説明により明らかになろう。

［実施例］ 第１図に、本発明を実施する一形式の画像処理システム
の構成を示す。

第１図を参照すると、このシステムには、イメージスキ
ャナ１０４．ページプリンタ１０５．プリンタコントロ
ーラ１００及び汎用コンピュータ１１０が備わっている
。イメージスキャナ１０４は、それの読取面に位置決め
される原稿画像を主走査及び副走査して、画像情報をＲ
（レッド）。

Ｇ（グリツジ）及びＢ（ブルー）の各々独立した８ビツ
トの時系列階調情報として順次に出力する。

この例では、ページプリンタ１０５として、レーザプリ
ンタを用いている。イメージスキャナ１０４、プリンタ
コントローラ１００及びページプリンタ１０５は、汎用
コンピュータ１１０のバス１０１に共通に接続されてい
る。

汎用コンピュータ１１０は、重板のコンピュータであり
、中央処理装置（ＣＰＵ）ＩＣ１２，記憶装置１０３．
キーボード１１１及びＣＲＴ１１２を備えている。中央
処理装置１０２は、汎用バス１０１を有しており、それ
がイメージスキャナ１０４、プリンタコントローラ１０
０及びページプリンタ１０５と接続されている。

プリンタコントローラ１００は、タスクプロセッサ１０
８．スキヤナインターフエース１２０．フレームメモリ
１０６９画像処理部１０７及びプリンタインターフェー
ス１２１を備えている。ラスタプロセッサ１０８は、デ
ータのフォーマット変換を行なう装置であり、この実施
例では、ＣＡＤ（Ｃｏ＋ｎｐｕｔ、ｅｒ　Ａｉｄｅｄ　
Ｄｅｓｉｇｎ）システム等で扱うベクトル形式のデータ
やＤ　Ｔ　Ｐ　（Ｄｅｓｋ　Ｔｏｐ　Ｐｕｂｌｉｓｈｉ
ｎｇ）システムで扱うＰ　Ｄ　Ｌ　（Ｐａｇｅ　Ｄｅｓ
ｃｒｉｐｔ　Ｌａｎｇｕａｇｅ）形式のデータを、ラス
ク、即ちビットマツプ形式のイメージデータに高速で変
換する機能を有している。この例では、汎用コンピュー
タ１１０によって作成されるベクトル形式もしくはＰＤ
Ｌ形式の各種画像情報を、ラスタに変換するために、ラ
スタプロセッサ１０８が用いられる。

イメージスキャナ１０４の出力する画像データとラスタ
プロセッサ１０８の出力する画像データのいずれか一方
が、スキャナインターフェース１２０を介して、フレー
ムメモリ１０６に入力される。

フレームメモリ１０６は、概略で言うと、インターフェ
ース１２０から入力される画像データを該インターフェ
ース１２０から印加される制御信号に従って蓄える機能
や、汎用コンピュータ１１０から汎用バス１０１を介し
て直接入力される画像情報を蓄える機能、及びそのメモ
リ内に蓄えた画像データを画像処理部１０７から印加さ
れる制御信号に同期して出力する機能を有している。

画像処理部１０７は、フレー１１メモリ１０６から入力
される画像データに対して、入力γ補正。

色補正、変倍（拡大／縮小）、フィルタ処理２暗調処理
等々の従来より公知の各種処理を施こす。

また、画像の様々なフォーマットに対応するため、各種
処理のパラメータは、汎用バス１０１を介して汎用コン
ピュータ１１０が設定可能になっている。

第１図に示すシステムには、大別すると４つの動作モー
ドが備わっている。即ち、第１の動作モードにおいては
１画像データの流れが、１０４−１２０−１０６−４０
７−１２１−１０５となり、イメージスキャナ１０４で
読取られた画像が、ページプリンタ１０５で記録される
。つまり、複写機としてシステ１１が動作する。この場
合の汎用コンピュータ１１０のＣＰＵの処理内容を、第
２ａ図に示すので参照されたい。

第２の動作モードにおいては、画像データの流れが１０
３−１０２−１０１−１０８−１２０−１０６−１０７
−１２１−１０５となる。つまり、汎用コンピュータ１
１０の記憶装置１０３に予め蓄積されている、ベクトル
形式もしくはＰＤＬ形式の画像情報ファイルの内容が、
ページプリンタ１０５で記録される。この場合のデータ
は、ラスタプロセッサ１０８によって、ベクトル形式も
しくはＰＤＬ形式からラスタ形式に変換された後でペー
ジプリンタ１０５に送られる。この場合の汎用コンピュ
ータ１１０の処理の内容を第２ｂ図に示すので参照され
たい。

第３の動作モードにおいては、画像データの流れは、１
０３−１０２−１０１−１０６−４０７−１２１−１０
５となる。このモードは、予めビットマツプ形式で作成
された画像データが汎用コンピュータ１１０上に存在す
る場合に、その画像をプリンタ１０５で記録する場合に
利用される。この場合の汎用コンピュータ１１０の処理
の内容を第２ｃ図に示す。

第４の動作モードにおいては１画像データの流れは、Ｉ
Ｑ４−１２０−１０６−１０１−１０２−１０３となる
。つまり、この場合には、イメージスキャナ１０４で読
取った画像情報を、汎用コンピュータ１１０上の記憶装
置１０３に蓄積することができる。この場合の汎用コン
ピュータ１１０の処理の内容を゛第２ｄ図に示すので参
照されたい。

以上のように、第１図に示すシステムにおいては、この
単一のシステムで、様々なフォーマットの画像を様々な
８類のページプリンタがそれぞれ必要とするフォーマッ
トの画像情報に変換してそれを出力することができるの
で、非常に汎用性が高く様々な用途に利用できる。

次に、第１図のフレームメモリ１０６について、具体的
に説明する。このフレームメモリの構成を、第３図に示
す。

第３図を参照すると、この装置には、汎用コンピュータ
の汎用バス１０１と接続される第１のインターフェース
２０１．ページプリンタと接続される第２のインターフ
ェース２０２．及びイメージスキャナ側と接続される第
３のインターフェルス２０３が備わっており、これらの
インターフェースを介して、外部の各種装置と互いに接
続されている。

即ち、汎用コンピュータ１１０は汎用バス１０１及びイ
ンターフェース２０１を介して、フレー１１メモリをア
クセスでき、イメージスキャナＩ０４から入力される画
像データはインターフェース２０３を介してフレー１１
メモリに入力され、フレームメモリからページプリンタ
への直接データ出力は、インターフェース２０２を介し
て行なわれる。

各インターフェースに印加される信号について簡単に説
明する。なお、図面中でオーバーラインを付した記号は
、信号が低レベルの時にアクティブになることを意味し
ているが、明細書中ではそのオーバーラインを省略して
記載するので注意されたい６ 信号線２２０，２２１及び２２２に印加される信号は、
ページプリンタから出力されろ同期信号であり、各々次
のようになっている。

Ｆ　Ｇ　Ａ　Ｔ　Ｅ・・・・副走査の有効画像期間を示
すフレーム同期信号 ＬＧＡＴＥ・・・・主走査の有効画像期間を示すライン
同期信号 Ｉ　Ｐ　ＣＬ　Ｋ・・・・画素毎に出力されるクロック
パルス信号線２３３，２３４，２３５及び２３６に印加
される（ｉ号は、スキャナインターフェース１２０から
出力される信号であり、各々次のようになっている。

アドレス・・・・ｎ十ｍビットでなる画像書き込みアド
レス情報 書込バンク・・・・Ｎビットでなる画像書・き込みバン
ク指定情報 ＷＥ・・・・画像書き込みストローブ ＴＯＧＧＬＥ・・・・トグルアクセス（メモリの２つの
バンクを交互にアクセス）を要求する制御信号フレーム
メモリの本体には、モード決定部３００、バンク選択部
４００．アドレス制御部５００゜データ制御部６００　
、　ＲＡＭ？ｌｉ！制御部７００及び２つのバンクメモ
リ部８００，９００が備わっている。

モード決定部３００の構成を第４ａ図に示す。

第４ａ図を参照すると、この回路には、内部のデータバ
ス２１０（１０１）と接続された２つのレジスタ３０１
．３０２とモードを決定する論理回路３０３が倚わって
いる。この回路は、入力される各種信号の状態の組合せ
に応じて、次の第１表の論理で各々のモード信号を生成
しそれらを４３号線３０４〜３０８に出力する。

第　　１　　表 但し　ｒｚ　　ｎで示す信号の状態は無関係つまり、モ
ード決定部３００は、外部から印加される信号に応じて
、５つのモード（ＢＵＳモード、ＨＲ（）モード、ＨＷ
Ｒモード、ＭＡＣ−１１−−ド及びＴＯＧＧＬＥモード
）を識別し、そのモードを示す信号を出力する。各モー
ドの動作は次の通りである。

ＢＵＳ・・・・汎用バス１０１を介して、汎用コンピュ
ータがフレームメモリをアクセスする。

）ｆ　Ｒ，Ｄ・・・・外部制御信号に同期して、フレー
ムメモリ内のデータを高速にシリアル読出しする。

ＨＷ　Ｒ・・・・画像データを外部制御信号に同期して
高速にランダムにフレームメモリに書込む。

ＭＡＣ・・・・フレー１１メモリの全内容を予め指定し
た値に高速で書き直す。動作の終了は、アドレス制御部
５００と接続された信号線５１９によって識別される。

ＴＯＧＧＬＥ・・・・フレームメモリ内の２つのバンク
メモリ８００，９００に対してシリアルにトグルアクセ
スを行う。

この例では、バンクメモリ（８００，９００）の各々は
、第５ａ図に示すように構成されている。

即ち、ｎ十ｍビットの記憶容量を各々持ち、Ｒ２Ｏ，Ｂ
にそれぞれ割り当てられた３つのプレーンメモリを備え
ており、３つのプレーンメモリは。

ｎ＋ｍビットのアドレスバスに共通に、つまり並列に接
続されている。

第５ｂ図を参照すると、Ｒ，Ｇ、Ｂの各メモリプレーン
にそれぞれ異なるアドレス領域を割り当てるとメモリプ
レーンの数に応じてそれをアクセスするのに必要なアド
レス空間が増大するが、各メモリプレーンを同一のアド
レスに並列に割り当てた場合には、メモリプレーンの数
とは無関係に。

アドレス空間は１つのメモリプレーンのアドレス空間と
同一になる。つまり、第５ａ図のように構成すると、メ
モリのアクセスに必要とされるアドレスバスのビ、ット
数が低減される。

またこの例では、バンクメモリは、第５Ｃ図に示すよう
に、汎用バス１０１に並列に接続され、各々のバンクメ
モリは、汎用バス１０１から見ると同一のアドレス空間
に配置される。勿論、複数のバンクメモリが同時にアク
セスされるのではなく、アクセスは、単一のバンクメモ
リに対し選択的に行なわれる。この選択が、第３図に示
すバンク選択部４００によって制御される。

バンク選択部４００の具体的な構成を第４ｂ図に示す。

第４ｂ図を参照すると、この回路には。

ランチ４０３．論理回路４１１．データセレクタ４０９
．４１０．デジタル比較器４０５，４０６゜バンク指定
スイッチ４０１，４０２及びゲー１−４１７．４１８が
何わっている。

バンク指定スイッチ４０１．４０２は、各々、Ｎビット
の数値を出力する機械スイッチで構成しである。なお、
これらのスイッチは、例えば、汎用コンピュータがデー
タを書き替え可能な不揮発性のメモリでホη成してもよ
い。

データセレクタ４０９，４１０の各々の入力端子には、
それぞれ３組の各々異なるＮビットのバンク選択情報が
印加され、それらのうちの１つがデータセレクタで選択
的に出力される。データセレクタ４０９から出力される
バンク選択情報と、バンク指定スイッチ４０１が出力す
るＮビットの値とが、比較器４０５で比１校され９両者
が一致すると、バンク選択信号ＢＳ１が出力される。同
様に、データセレクタ４１０から出力されるバンク選択
情報と、バンク指定スイッチ４０２が出力するＮビット
の値とが、比較器４０６で比１咬され、両者が一致する
と、バンク選択信号ＢＳ２が出力される。

バンク選択信号ＢＳＩによって一方のバンクメモリ８０
０が選択され、バンク選択信号Ｂ　Ｓ　２　ｋ：よって
他方のバンクメモリ９００が選択される。

従って１例えばバンク指定スイッチ４０１及び４０２に
、それぞれ０及び１を設定しておけば、信号線４１３，
４１４に現われるバンク選択情報が０及び１の時に、そ
れぞれバンクメモリ８００及び９００がアクセス可能に
なる。

この実施例では、フレー１１メモリを構成する１枚の回
路ボードに、２つのバンクメモリを備えているので、例
えば４枚の回路ボードを用意すれば８組のバンクメモリ
を備えろことができろ。つまり、各々のバンク指定スイ
ッチに、例えば０，１゜２．３．４，５．６及び７の数
値を設定すれば、各々のバンク指定スイッチに対応する
バンクメモリが、それぞれ異なるバンク０，１，２，３
，４゜５．６及び７に割り当てられる。

具体的な説明は後述するが、連続的に画像情報の読み書
きを行なう場合には、アドレスバスの値のオーバフロー
が生じる毎にアドレスバスの値は０にクリアされ、それ
に伴なってバンク選択情報がインクリメントされろ。つ
まり、走査位置の進行に伴なって、バンク値の小さいバ
ンクメモリから順次にアクセスが実行される。

従って、例えば、主走査方向にｍビット、副走査方向に
ｎビットのアドレス空間が各々の二次元配列として割り
当てられたバンクメモリを８つ用意し、８つのバンクメ
モリのバンク値の割り当てをそれぞれ０，１，２，３，
４，５，６及び７に設定する場合には、フレームメモリ
全体のメモリの二次元配列は、第７ｂ図に示す通りにな
る。

このため、このフレームメモリを使用する場合には、通
常は、バンク指定スイッチに、０から順に連続的な数値
を割り当てることになる。それによって、複数のバンク
メモリを、領域の連続した１枚のフレー１１メモリとし
て利用できろ。

また、画像データの書込時と読出時とでバンク指定スイ
ッチの設定を切換えるようにすれば、バンク領域単位で
、画像の編集が可能になる。例えば、第０．第１．第２
．第３．第４．第５．第６及び第７のバンクメモリのバ
ンク値（バンク指定スイッチの値）をそれぞれ０，１，
２，３，４゜５．６及び７に設定した状態で第６ａ図に
示すような原稿画像をフレームメモリに書き込み、その
後で第Ｏ２第１．第２．第３．第４．第５．第６及び第
７のバンクメモリのバンク値を、それぞれ０．１，２，
５，６，７，２及び３に更新してから、フレームメモリ
のデータを順次に読み出せば、読み出される画像は、第
６ｂ図に示すように、原稿とは順番の変わった、即ち移
動処理されたものになる。同様に、前者と同一のバンク
値で画像を書き込んだ後、第Ｏ９第１．第２．第３．第
４゜第５．第６及び第７のバンクメモリのバンク値を。

それぞれ０，１，２，８，９，５，６及び７に変更して
から１画像データの読み出しを行なえば。

８と９のバンク値のメモリがアクセスされないので、読
み出される画像は、第６ｃ図に示すように、部分的にマ
スク処理される。また、前者と同じバンク値で同じ画像
を書き込んだ後、第３のバンクメモリだけを選択するよ
うにバンク値を切換えて別の画像を書き込み、バンク値
を元に戻して画像の読み出しを行なえば、読み出される
画像は、最初に書き込んだ画像と後から書き込んだ画像
とが部分的に合成されたものになる。これによって、画
像の合成ができる。

つまり、この実施例によれば、フレームメモリのバンク
領域単位の大きさで、画像の移動、マスク、合成などの
編集処理を行なうことができる。

この処理は、バンク値の切換えだけで済むので、短時間
に処理できる。

汎用コンピュータが汎用バス１０１からフレームメモリ
をアクセスする場合には、ラッチ４０３にＮビットのバ
ンク選択情報を書込むことによって、書込むべきバンク
を選択した後でアクセスが行なわれる。複数のボードが
汎用バスに接続される場合には、各々のボードのラッチ
４０３には。

同時に同一の値が書込まれる。

論理回路４１１は、モード信号を参照してその時の動作
モードを識別し、その結果に応じてデータセレクタ４０
９，４１０の選択するバンク選択情報を切換える。即ち
、ＢＵＳモード、ＨＲＤモード、ＩＩＷＲモード及びＴ
ＯＧＧＬＨモードの状態では、それぞれ、信号１１４０
４，２３５，２３４及び２３４の情報が選択され、信号
線４１３及び４１４に現われる。

また、モード信号Ｍ　Ａ　ＣＭがゲート４１７及び４＋
８の入力端子に印加されるので１ＭＡＣモードにおいて
は、比較器４０５．４０６の出力とは無関係に、信号ｌ
３Ｓ１．ＢＳ２がアクティブになり、全てのバンクメモ
リが同時にアクセス可能になる。

なお、この実施例では、バンク選択情報を通す信号線が
Ｎビットであるので、２のＮ乗個のバンクメモリを、１
つの汎用バスに並列に接続することができる。つまり、
全メモリ容量として、２の（Ｎ　＋　ｎ　＋　ｍ）乗×
３バイトまでのフレームメモリを構築できる。

２の（Ｎ　＋　ｎ　＋　ｍ）乗×３バイトのメモリを連
続するアドレス空間に配置する場合には、通常は、Ｎ＋
ｎ十ｍ＋２ビットのアドレス線を必要とする。

しかし、この実施例では、第７ａ図に示すように。

Ｎ個の各バンクが同一のアドレス空間に並列に接続され
、しかも各バンクの３つのメモリプレーンが前述のよう
に同一のアドレス空間に並列に接続されるので、このフ
レームメモリをアクセスするのにアドレスバスに必要と
される（ｆｉ号線のビット数は、ｎ＋ｍだけでよい。つ
まり、Ｎ＋２ビット分だけ、通常よりもフレームメモリ
をアクセスするのに必要とされるアドレスバスのビット
数が少なくなる。これにより、大容量のフレームメモリ
が必要な場合であっても、ビット数の小さい汎用バスを
用いたコンピュータで画像処理の制御を行なうことがで
きる。

第３図のアドレス制御部５００の具体的な構成を第４Ｃ
図に示す。第４ｃ図を参照すると、この回路には、スリ
ーステートバッファ５０１，５０２、データセレクタ５
０４，５０５．　リードアドレスカウンタ５０６．パン
クカウンタ５０７及び論理回路５１８が備わっている。

スリーステートバッファ５０１は、モード信号ＢＵＳＭ
がアクティブな時、即ちＢＵＳモード時に、汎用バス１
０１と接続されたｎ＋ｍビットのアドレス用信号線２１
１の信号を信号８５０３上に出力する。もう一方のスリ
ーステートバッファ５０２は、モード信号ＨＷ　ＲＭが
アクティブな時、即ちｔｌ　Ｗ　Ｒモード時に、スキャ
ナインターフェースと接続されたｎ＋ｍビットのアドレ
ス用信号線２３３の信号を信号ｇ５０３上に出力する。

リードアドレスカウンタ５０６は、具体的には第４ｄ図
に示す構成になっており、ｍビットのエンドレスな主走
査カウンタ５０７とｎビットのエンドレスな副走査カウ
ンタ５０８を備えている。

主走査カウンタ５０７のプリセット入力端子には、ラッ
チ５０９の保持する値がオフセット値として印加される
。主走査カウンタ５０７は、同期信号ＬＧＡＴＥがＨ（
主走査方向の有効走査範囲外を示す）の時に、該オフセ
ット値をロード（プリセット）Ｌ、ＬＧＡＴＥがＬに切
換わると、クロックパルスＩＰＣＬＫの計数を開始する
。

副走査カウンタ５０８のプリセット入力端子には、ラッ
チ５１１の保持する値がオフセット値として印加される
６副走査カウンタ５０８は、同期信号ＦＧＡＴＥがＨ（
副走査方向の有効走査範囲外を示す）の時に、該オフセ
ット値をロード（プリセット）し、ＦＧＡＴＥがＬに切
換わると、同期信吐ＦＧＡＴＥの計数を開始する（第８
ａ図参照）。

なお、ＭＡＣモード時には、信号ＦＧＡＴＥ及びＬＧＡ
ＴＥの状態に関わらず、主走査カウンタ５０７はＩ　Ｐ
ＣＬＫの立ち上がりで（第８ｂ図参照）、副走査カウン
タ５０８は５０７のキャリー出力５１６で（第８ｃ図参
照）カウント動作を行なうようになっている。

従って、この実施例では、走査位置を示すアドレス情報
（ｍ　＋　ｎビット）がリードアドレスカウンタ５０６
の内部で自動的に生成される。このため１画像データを
入出力する外部の装置がメモリのアドレスを指定する必
要はない。

また、ラッチ５０９及び５１１が保持するオフセット値
を０以外に設定することにより、外部がら印加される同
期信号の走査位置と、フレームメモリをアクセスする位
置との間にオフセットを付けることができろ。これを利
用すると、次に説明するように１画像の移動やマスクな
どの編集処理が可能になる。

例えば、フレー１１メモリに対して書込時と読出時とで
共に主走査オフセット値と副走査オフセット値を０に設
定した状態で複写動作を行なって第９ａ図に示すような
画像が得られた場合に、画像の読出し時のみ、主走査オ
フセット値をａ、副走査オフセット値をｂに設定して同
一の画像の複写動作を行なうと、第９ｂ図に示すように
、前者に対し主走査方向の負方向に２のａ乗（画素）、
副走査方向の負方向に２のｂ乗（ライン）だけ記録画像
がシフトする。同様に１画像読出し時のみ、主走査オフ
セット値をｍ　−ｃ、副走査オフセット値をｎ−ｄに設
定して前者と同一の画像の複写動作を行なうと、第９ｃ
図に示すように、原稿画像に対して主走査方向の正方向
に２のＣ乗画素、副走査方向の正方向に２のｄ乗ライン
だけ記録画像がシフトする。

再び第４ｃ図を参照する。一方のバンクメモリ８００の
アクセスに利用されるアドレス情報は信号Ｌ？ｔ５１６
に出力され、他方のバンクメモリ９００のアクセスに利
用されるアドレス情報は信号線５１７に出力される。前
者のアドレス情報は、信号線５０３の情報と信号線５１
５の情報のいずれかをデータセレクタ５０４によって選
択したものであり、後者のアドレス情報は、信号線５０
３の情報と信号！５１５の情報のいずれかをデータセレ
クタ５０５によって選択したものである。これらのデー
タセレクタ５０４，５０５は、モード信号及びバンク信
号の状態の組合せに応じて、決定される。各信号の状態
と信号線５１６，５１７に現われる情報との対応を、次
の第２表に示す。

第　　２　　表 リードアドレスカウンタ５０６内の副走査カウンタ５０
８から出力されるキャリー出力は、信−汗腺５１９に呪
われる。この信号は、バンクカウンタ５０７によって計
数されろ。バンクカウンタ５０７は、同期信号ＦＧＡＴ
ＥがＨの時（走査位置が副走査有効画像領域外の時）は
リセット状態であり、ＦＧＡＴＥがＬになると、信号線
５１９の信号を計数する。信号線５１９に現われる副走
査カウンタのキャリー出力は、ｎ十ｍビットのアドレス
のオーバーフローを意味するので、１つのバンクに相当
するメモリのアクセスが終了したことを示す。つまり、
１つのバンクメモリ内の全アドレスのメモリアクセスが
完了すると、キャリー出力が発生し、バンクカウンタ５
０７がカウントアツプする。パンクカウンタ５０７の出
力する値は、ＨＲＤモードにおいて各バンクメモリを選
択するために使用される。従って、その値が各バンクの
アクセスが終了する毎にＯ，ｌ、２，３．４と自動的に
更新されるので、ＨＲＤモードでは、外部から特別なバ
ンク選択信号を印加してそれを順次に切換えるという処
理を行なうことなしに、バンク間にまたがるメモリアク
セスを連続的に行なうことができる。

第３図のデータ制御部６００の構成を第４ｅ図に示す。

第４ｅ図を参照すると、この回路は、３組のバッファ回
路６１０，６３０及び６５０で構成されている。これら
のバッファ回路６１０．６３０及び６５０の構成を、そ
れぞれ、第４ｆ図。

第４ｇ図及び第４ｈ図に示す。

まず、第４ｆ図を参照してバッファ回路６１０を説明す
る。この回路には、指定色をＲ，Ｇ、Ｂ各色について保
持するレジスタ６１１，６１２゜６１３と、６つのバッ
ファ６１５〜６２０と論理回路６１４とが偉ねっている
。バッファ６１５〜６２０は、各々、双方向性のスリー
ステートバッファであり、それぞれが、２組の入出力デ
ータ端子群と、ゲート端子Ｇと方向制御端子ＤＩＲを備
えている。各々の端子ＤＩＲには信；ＷＲＩＴＥが共通
に印加され、各々のゲート端子には論理回路６１４の出
力信号がそれぞれ印加される。

論理回路６１４は、レジスタ６１１，６１２゜６１３か
ら出力される色信号ＲＳ、ＧＳ、ＢＳと、信号Ｂ　Ｕ　
Ｓ　Ｍ　、　Ｂ　Ｓ　１　、　Ｂ　Ｓ　２及びＡＳに基
づいて、次の第３表に示す論理で、各々のバッファのゲ
ートを制御する。

第　　３　　表 また、オンする各バッファの信号の方向は、制御信号Ｗ
ＲＩＴＥによって制御され、’ＪＲＩＴＥが０ならバス
２１０から各バンクメモリに向かう方向にデータの通過
が許可され、ＷＲＩＴＥが１なら、各バンクメモリから
バス２１０に向かう方向にデータの通過が許可される。

また、前記第３表に示す組合せの他に、色信号Ｒ３，Ｇ
Ｓ、ＢＳの全てを０に設定し、制御信号ＷＲＩＴＥを０
に設定した場合、ＢＳＩが０でＢＳ２が１であると、３
つのバッファ（６１５，６１６，６１７）が同時にオン
状態になり、ＢＳＩが１．ＢＳ２が０であると、他の３
つのバッファ（６１８，６１９，６２０）が同時にオン
状態になる。従って、そのモードに設定すれば、汎用バ
スに接続された汎用コンピュータは、Ｒ，Ｇ、Ｂの３組
のメモリに、同時にデータを書込むことができる。その
場合、各メモリを順番にアクセスする場合に比べ、書込
速度が３倍に高速化される。

次に、第４ｇ図を参照してバッファ回路６３０を説明す
る。この回路には、６つのバッファ６３２゜６３３．６
３４，６３６，６３７及び、　６３ｇ　、論理回路６３
１，６３５ならびにラッチ６４２〜６４４が備わってい
る。これらのバッファ６３２　、６３３　、６３４　、
６３６　、６３７　、６３８を通るデータの方向は、各
バンクメモリからインターフェース２０２に向かう方向
だけが許可される。３つのバッファ６３２〜６３４は論
理回路６３１によってオン／オフ制御され、残りのバッ
ファ６３６゜６３７及び６３８は論理回路６３５によっ
てオン／オフ制御される。ラッチ６４２〜６４４は、信
号ＩＰＣＬＫの立ち下がりに同期して、各バッファから
出力される信号をラッチする。

つまり、バンクメモリ８００から出力される画像データ
は、バッファ６３２〜６３４を通り、バンクメモリ９０
０から出力される画像データはバッファ６３６〜６３８
を通って、インターフェース２０２に接続されるページ
プリンタ１０５に出力される。

次に、第４ｈ図を参照してバッファ回路６５０を説明す
る。この回路には、６つのバッファ６５２゜６５３．６
５４，６５６，６５７及び６５８．論理回路６５１及び
６５５゜データセレクタ６６２，６６３，６６４．なら
びに背景色レジスタ６６５，６６６及び６６７が備わっ
ている。これらのバッファ６５２，６５３，６５４，６
５６，６５７及び６５８を通るデータの方向は、インタ
ーフェース２０３から各バンクメモリに向かう方向のみ
が許可される。３つのバッファ６５２．６５３及び６５
４は、論理回路６５１によってオン／オフ制御され、残
りのバッファ６５６．６５７及び６５８は、論理回路６
５５によってオン／オフ制御される。

信号ＭＡＣＭが１の時、即ちＭＡＣモードでない時は、
データセレクタ６６２〜６６４によって信号線２３０〜
２３２のデータが各バッファに印加され、信号ＭＡＣＭ
が０の時、即ちＭＡＣモードの時には、背景色レジスタ
６６５〜６６７の出力する背景色データが各バッファに
印加される。

つまり、ＭＡＣモードにおいては、メモリに書込むデー
タを、任意の背景色に固定することができるので、バン
クメモリの全アドレスに同一の背景色を書込むことがで
きる。その場合の書込みは、高速で実行される。

従って、例えばイメージスキャナで読み込んだ画像をペ
ージプリンタでハードコピーする場合に、それに先立っ
てＭＡＣモードを実行すれば、ハードコピー上の背景部
分の色を変更することができる。

この種の背景色の変更は、汎用コンピュータがバンクメ
モリをアクセスし編集処理することによっても行なうこ
とができるが、その場合には処理を実行するのに非常に
長い時間を要するので、この実施例では、ＭＡＣモード
を実行する方が短時間で処理でき好ましい。

次の第４表に、データ制御部６００の動作によって、各
信号状態において各バンクメモリと接続される信号線を
示すので参照されたい。

第４表 ＊　：　Ｒ５，ＧＳ、ＢＳの０のプレーンに接続第３図
のＲＡＭ制御部７００の構成を第４１図及び第４ｊ図に
示す。第４１図に示す回路は、−方のバンクメモリ８０
０を制御する回路であり、第４ｊ図に示す回路が他方の
バンクメモリ９００を制御する回路である。

まず、第４１図を参照すると、各信号線７１０〜７１７
にはそれぞれ次のような信号が現われる。

７１０　：　８００内のＤＲＡＭに対するｎビットのＲ
ＡＳ／ＣＡＳアドレス ７１１：８００内のＲプレーンのＤＲＡＭに対するＲＡ
Ｓ７１２　：　８００内のＲプレーンのＤＲＡＭに対す
るＣＡＳ７１３：１３００内のＧプレーンのＤＲＡＭに
対するＲＡＳ７１４　：　８００内のＧプレーンのＤＲ
ＡＭに対するＣＡＳ７１５　：　８ｏｏ内のＢプレーン
のＤＲＡ旧二対するＲＡＳ７１６　：　８００内のＢプ
レーンのＤＲＡＭに対するＣＡＳ７１７　：　８００内
のＤＲＡＭＡ：対する読出し／書込み信号（読出しがＨ
、書込みがＬ） また、第４ｊ図に示す各信号線７６０〜７６８にはそれ
ぞれ次のような信号が現われる。

７６０　：　９００内のＤＲＡＭに対するｎビットのＲ
ＡＳ／ＣＡＳアドレス ７６１：９００内のＲプレーンのＤＲＡＭに対するＲＡ
Ｓ７６２　：　９００内のＲプレーンのＤＲＡＭに対す
るＣＡＳ７６３　：　９００内のＧブレーンのＤＲＡＭ
に対するＲＡＳ７６４：９００内のＧプレーンのＤＲＡ
Ｍに対するＣＡＳ７６５　：　９００内のＢプレーンの
ＤＲＡＭに対するＩＩＡＳ７６６　：　９００内のＢプ
レーンのＤＲＡＭに対するＣＡＳ７６７：９００内のＤ
ＲＡＭに対する読出し／書込み信号（読出しがＨ９書込
みがＬ） 各信号線７１１〜７１７及び７６１〜７６７に現われる
信号の状態は、各種制御信号やモードに応じて、次の第
５表に示すように変化する。なお。

第５表に示す各記号の意味は次の通りである。

Ａニアクチイブ状態 ＮＡ：非アクテイブ状態 ＊　１　：　Ｒ５，ＧＳ、８５のＯのプレーンの信号の
みアクティブ状態 ＊　２　：　ＷＲＩＴＥがＯの時にアクティブ状態＊　
３　：　ＩＰＣＬＫの立ち上がりでアクティブ状態＊４
：ＷＥの立ち下がりでアクティブ状態第４ｉ図に示すア
ドレスセレクタ７０２の入力側の信号線５１６及び第４
ｊ図に示すアドレスセレクタ７５２の入力画の信号線５
１７には、各々ｎ＋ｍビットのアドレス情報が印加され
ろ、アドレスセレクタ７０２は、ｎ＋ｍビットのうち、
ｎビットを信号ａ７２０に出力し、その他のｎビットを
ｍ量線７２１に出力し、残りのｎビットを信−外線７２
２に出力する。同様に、アドレスセレクタ７５２は、ｎ
＋ｍビットのうち、ｎビットをイご外線７７０に出力し
、その他のｎビットを信号線７７１に出力し、残りのｎ
ビットを信号線７７２に出力する。

アドレスセレクタ７０２の具体的な構成を第４に図に示
す。第４に図を参照すると、この例ではｎ＋ｍが２４ビ
ツトであり、そのうちの１１ビツトが信号線７２０にＣ
ＡＳ信号として出力され、他の１１ピツトが信号線７２
１にＲＡＳＯ号として出力され、残りの２ビツトが信号
、１７２２に出力される。またこの例では、ラッチ７９
１に保持するデータを切換えることによって、データセ
レクタ７９２及び７９４を制御し、信号線７２０に出力
する情報と、信号線７２２に出力する情報とを各々３種
類に切換えることができる。

再び第４１図を参照すると、論理回路７０１の出力側の
信号線７１０には、信号線７２０に出力されろｎビット
のＣＡＳアドレスと信号ａ７２１に出力されるｎビット
のＲＡＳアドレスとが互いに異なるタイミングで出力さ
れる。同様に、第４ｊ図に示す論理回路７５０の出力側
の信号線７６０には、信号線７７０に出力されろｎビッ
トのＣＡＳアドレスと信号線７７１に出力されるｎビッ
トのＲＡＳアドレスとが互いに異なるタイミングで出力
される。これらのタイミングの概略を、第９ｄ図に示す
ので参照されたい。

第３図のバンクメモリ８００の構成を第４Ｑ図に示す。

第４Ｑ図を参照すると、Ｒ色、Ｇ色及びＢ色の各プレー
ンメモリは、それぞれ、メモリアレイ８１０，８２０及
び８３０で構成されている。

各々のメモリアレイは、多数の集積回路で構成されてお
り、全体で２のｎ　９！　Ｘ　２のｍ乗の記憶容量を備
えている。全ての集積回路に共通に印加されろロウアド
レスとカラムアドレスは各々ｎビットであり、ｎビット
の信号線７１０を介して各端子に印加される。また、信
号線７１８は２の５乗本になっており（ｂ＝ｍ−ｎ）、
その各信号線が各集積回路チップを選択するのに利用さ
れる。

従って、各々のプレーンメモリは、２のｎ乗ドツト×２
のｎ乗ラインの二次元配列のメモリブロックを２のｂ乗
個備えていることに等しい。どのメモリブロックをアク
セスするかが、信号、１８７１８によって選択される。

ここで再び第４に図に示すアドレスセレクタを参照する
と、この実施例では、ラッチ７９１に保持するデータを
切換えることで、信号線７２ｏ。

７２２に出力するアドレスの組合せを変更することがで
きる。即ち、第１の組合せでは、２４ビツトの内部アド
レスのＡ１４〜Ａ２４がＣＡＳアドレスとして選択され
てＡｌ１とＡ１３がチップセレクト用アドレスとして選
択され、第２の組合せでは、Ａ１２〜Ａ２２がＣＡＳア
ドレスとして選択されてＡ２３とＡ２４がチップセレク
ト用アドレスとして選択され、第３の組合せでは、Ａ１
２〜Ａ２２がＣＡＳアドレスとして選択されてＡ１２と
Ａ２４がチップセレクト用アドレスとして選択される。

つまり、第１の組合せでは、２のｎ乗×２のｎ来ビット
のメモリブロックが主走査方向に４つ連続的に並ぶこと
になり、第１０ａ図に示すように、主走査方向（横方向
）のビット数が副走査方向（縦方向）のビット数の４倍
になって、横方向に長い二次元配列のメモリプレーンが
構成されろ。

また、第２の組合せでは、メモリブロックが副走査方向
に４つ連続的に並ぶことになり、第ｔｏｂ図に示すよう
に、副走査方向のビット数が主走査方向のビット数の４
倍になって、ｙ１方向に長い二次元配列のメモリプレー
ンが構成される。更に。

第３の組合せでは、メモリブロックが主走査方向と副走
査方向にそれぞれ２つずつ連続的に並ぶことになり、主
走在方向と副走査方向のビット数がそれぞれ２のｎ乗×
２になり、第１０ｃ図に示すように正方形状の二次元配
列になる。

従って、この実施例では、処理する画像の形状に合わせ
て、フレームメモリの二次元配列を変えることができる
。一般に、原稿ｉｉＩ像の情報量がフレー１１メモリの
記憶容量以内であっても、フレーｌ、メモリの二次元配
列と原稿画像の形状とが合わないと、主走査方向又は副
走査方向の端部の画像がフレームメモリ上に入りきらず
欠落することになるので、様々な形状の画像を処理する
ためには、フレー１１メモリの記憶容量に処理すべき画
像の情報量に対し充分に余裕をもたせる必要がある。し
かし、この実施例では、フレームメモリの二次元配列が
変更できるので、原稿画像と同等の記憶容量があれば、
情報の欠落を生じることなく、フレー１１メモリに画像
を読込んで処理することができる。

［効果］ 以上のとおり、本発明によれば、画像情報の書込時と読
出時とで複数のバンクメモリの値び順を切換えることが
できるので、それによって１画像の移動、マスク、合成
などの編集処理を簡単にかつ短時間で行なうことができ
る。

【図面の簡単な説明】

第１図は、本発明を実施する一形式の画像処理システム
の構成を示すブロック図である。 第２ａ図、第２ｂ図、第２ｃ図及び第２ｄ図は、第１図
の汎用コンピュータの動作を示すフローチャートである
。 第３図は、第１図のフレー１１メモリ１０Ｇの具体的な
構成を示すブロック図である。 第４ａ図、第４ｂ図、第４ｃ図、第４ｄ図、第４ｅ図、
第４ｆ回、第４ｇ図、第４ｈ図、第４１図、第４ｊ図、
第４に図及び第４Ｑ図は、第３図に示す各構成要素の具
体的な構成を示すブロック図である。 第５ａ［ｉ４は、１つのバンクメモリ内のＲ，Ｇ。 Ｂのプレーンメモリの接続を示すブロック図、第５ｂ図
は、各プレーンメモリのアドレスの配置を示すマツプ、
第５ｃ図は複数のバンクメモリの接続状態を示すブロッ
ク図である。 第６ａ図、第６ｂ図、第６ｃ図及び第６ｄ図は。 バンク割当ての変更による画像編集処理の結果を示す記
録画像の平面図である。 第７ａ図及び第７ｂ図は、各バンクメモリのアドレスの
割当てを示すマツプである。 第８ａ図、第８ｂ図及び第８ｃ図は、カウンタ５０６の
動作タイミングの例を示すタイ１１ヤートである。 第９ａ図、第９ｂ図及び第９ｃ図は、オフセット値の変
更による画像編集処理の結果を示す記録画像の平面図で
ある。 第９ｄ図は、ＲＡＭ制御部７００の動作を示すタイ１１
チヤートである。 第１０ａ図、第１０ｂ図及び第１０ｃ図は、アドレスセ
レクタ７０２の切換えによって実現されるプレーンメモ
リの各々の状態における二次元配列を示す平面図である
。 １００：プリンタコントローラ １０１　：汎用バス １０２：中央処理装置　　　１０３：記憶装置１０４：
イメージスキャナ　１０５：ページプリンタ１０６：フ
レームメモリ　　１０８：タスクプロセッサ１１０：汎
用コンピュータ ２０１．２０２，２０３　：インターフェース３００：
モード決定部　４００：バンク選択部４０１．４０２　
：バンク指定スイッチ（バンク指定スイッチ手段） ４０３：ラッチ ４０５．４０６　：デジタル比較器（比較手段）５０７
：バンクカウンタ（バンク情報生成手段）６００：デー
タ制御部

Claims (1)

1. 【特許請求の範囲】 所定のアドレスバスに並列に接続された、複数のバンク
   メモリ手段； 各々のバンクメモリ手段に設けられ、更新自在な識別番
   号をそれぞれ保持するバンク指定スイッチ手段； メモリをアクセスする装置の走査位置に応じて、所定の
   優先順に従い、バンク選択番号を順次更新出力するバン
   ク情報生成手段； 各々のバンクメモリ手段に設けられ、前記バンク指定ス
   イッチ手段の出力する識別番号と、前記バンク情報生成
   手段の出力するバンク選択番号とを比較する比較手段；
   及び 前記比較手段の比較結果が一致したバンクメモリ手段に
   対してアクセスを許可し、一致しないバンクメモリ手段
   に対してアクセスを禁止するアクセス制御手段； を備えるフレームメモリ装置。