JPS5856023A - 配列変換装置 - Google Patents
配列変換装置Info
- Publication number
- JPS5856023A JPS5856023A JP15535481A JP15535481A JPS5856023A JP S5856023 A JPS5856023 A JP S5856023A JP 15535481 A JP15535481 A JP 15535481A JP 15535481 A JP15535481 A JP 15535481A JP S5856023 A JPS5856023 A JP S5856023A
- Authority
- JP
- Japan
- Prior art keywords
- array
- conversion
- original
- computer
- output data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、コンピュータ等の演算制御装置からの出力デ
ータ（原配列データ）を配列変換する配列変換装置に関
する。
ータ（原配列データ）を配列変換する配列変換装置に関
する。
コンピュータ等からの出力データを縦横変換、指定行交
換等の配列変換操作を介して表示するに当り、先行技術
では、配列変換のために多数の変換工程を介さなければ
ならず、しかも配列変換をするたびごとに非常に手間の
かがるコンピュータプログラムを作成し、作成されたコ
ンピュータプログラムにしたがってコンピュータ内部で
配列変換処理を行っている。したかって、このようにし
て、コンピュータ内部で配列変換処理を行わせると、そ
の変換処理に相当な時間かががるので、コンピュータが
他の緊急かつ複雑な処理を迅速かつ円滑に行うことに大
きな支障をきたすおそれがあり、望ましくない。
換等の配列変換操作を介して表示するに当り、先行技術
では、配列変換のために多数の変換工程を介さなければ
ならず、しかも配列変換をするたびごとに非常に手間の
かがるコンピュータプログラムを作成し、作成されたコ
ンピュータプログラムにしたがってコンピュータ内部で
配列変換処理を行っている。したかって、このようにし
て、コンピュータ内部で配列変換処理を行わせると、そ
の変換処理に相当な時間かががるので、コンピュータが
他の緊急かつ複雑な処理を迅速かつ円滑に行うことに大
きな支障をきたすおそれがあり、望ましくない。
本発明の目的は、上述の技術的課題を解決し、配列変換
処理をコンピュータ外で迅速に行い、その配列変換の結
果をコンピュータに入力するようにしてコンピュータ等
の能率向上に寄与するようにした配列変換装置を提供す
ることである。
処理をコンピュータ外で迅速に行い、その配列変換の結
果をコンピュータに入力するようにしてコンピュータ等
の能率向上に寄与するようにした配列変換装置を提供す
ることである。
第１図は、本発明の一実施例の概略化したブロック回路
図である。本件実施例に係る配列変換装置は、鎖線で囲
まれる部分である。マイクロコンピュータｌは、演算部
、制御部、およびレジスタ部などで構成される中央処理
装置（ＣＰＵ ）と、ランダムアクセスメモリ（ＲＡＭ
） 、リードオンリメモリ（ＲＯＭ ）などのメモリ
部、などを含んで構成される。コンピュータ２は、この
マイクロコンピュータ１に、データバスＤＩを介して、
接続される。
図である。本件実施例に係る配列変換装置は、鎖線で囲
まれる部分である。マイクロコンピュータｌは、演算部
、制御部、およびレジスタ部などで構成される中央処理
装置（ＣＰＵ ）と、ランダムアクセスメモリ（ＲＡＭ
） 、リードオンリメモリ（ＲＯＭ ）などのメモリ
部、などを含んで構成される。コンピュータ２は、この
マイクロコンピュータ１に、データバスＤＩを介して、
接続される。
原配列記憶部３は、記憶素子群、例えばＲＡ Ｉｌｆで
構成されており、データバスＤ２を介して、マイクロコ
ンピュータ１に接続される。マイクロコンピュータ１は
、コンピュータ２からの出力データをデータバスＤ２を
介して、原配列記憶部３内の勇足のアドレスに人力する
。
構成されており、データバスＤ２を介して、マイクロコ
ンピュータ１に接続される。マイクロコンピュータ１は
、コンピュータ２からの出力データをデータバスＤ２を
介して、原配列記憶部３内の勇足のアドレスに人力する
。
原配列設定部４は、制御バスＣ１を介して、マイクロコ
ンピュータ１に接続されるとともに、アドレスバスＡ１
を介して、原配列記憶部３に接続される。原配列記憶部
４は、第２図（１１に示すように、始め／終り指定部４
１、最小単位指定部４２、変更子４３、行列変更子４４
、カウントアツプ／ダウン部４５、および加算器、′補
数器４６で構成さＩする。
ンピュータ１に接続されるとともに、アドレスバスＡ１
を介して、原配列記憶部３に接続される。原配列記憶部
４は、第２図（１１に示すように、始め／終り指定部４
１、最小単位指定部４２、変更子４３、行列変更子４４
、カウントアツプ／ダウン部４５、および加算器、′補
数器４６で構成さＩする。
始め／終り指定部４１は、原配列記憶部３に記憶されて
いる原配列出力データのどこから配列変換を行い始め、
どこで配列変換を終Ｙさせるかを指定する。最小単位指
定部４２は、原配列出力データにおける変換語長の最小
単位を指定する。この変換語長は、伝えば、浮動小数点
の場合の２語や、出力表示形式の１語を組とする場合、
などを考慮すれは、続きアドレス１〜３語にしてもよい
。変更子４３は、連続して原配列記憶部３のアドレスを
指定する（直交変換）か、あるいは敬語おきにそのアド
レスを指定する（非直交変換）ものであり、アドレス指
定を任意に変更するためのものである。
いる原配列出力データのどこから配列変換を行い始め、
どこで配列変換を終Ｙさせるかを指定する。最小単位指
定部４２は、原配列出力データにおける変換語長の最小
単位を指定する。この変換語長は、伝えば、浮動小数点
の場合の２語や、出力表示形式の１語を組とする場合、
などを考慮すれは、続きアドレス１〜３語にしてもよい
。変更子４３は、連続して原配列記憶部３のアドレスを
指定する（直交変換）か、あるいは敬語おきにそのアド
レスを指定する（非直交変換）ものであり、アドレス指
定を任意に変更するためのものである。
行列変更子４４は、原配列記憶部３に行列方向に記憶さ
れている原配列出力データの行列方向の配列変換をアド
レス指定するためのものである。カウントアツプ／ダウ
ン部４５は、原配りり記憶部３内のアドレスを、小さい
方からが、あるいは大きい方からかのいずれかの方向か
ら指定するためのものである。加算器／補数器４６は、
始め／終り指定部４１、最小単位指定部４２、変更子４
３、行列変更子４４、カウントアツプ／ダウン部４５か
らの出力信号の内容にしたがって、原配列記憶部３にア
ドレス信号をアドレスバスＡ１を介して送出する。
れている原配列出力データの行列方向の配列変換をアド
レス指定するためのものである。カウントアツプ／ダウ
ン部４５は、原配りり記憶部３内のアドレスを、小さい
方からが、あるいは大きい方からかのいずれかの方向か
ら指定するためのものである。加算器／補数器４６は、
始め／終り指定部４１、最小単位指定部４２、変更子４
３、行列変更子４４、カウントアツプ／ダウン部４５か
らの出力信号の内容にしたがって、原配列記憶部３にア
ドレス信号をアドレスバスＡ１を介して送出する。
原配列記憶部３は、このアドレス信号によって、原配列
出力データをデータバスＤ３を介して、後述の変換配列
記憶部５に送出する。マイクロコンピュータ１は、原配
列設定部４および後述する変換配列設定部６に対して、
ダイレクトメモリアクセス（ＤＭＡ ）モードで出力デ
ータがデータバスＤ３を介して送出されるように、指令
する。このマイクロコンピュータ１の指令にしたがって
、原配列設定部４の加算器／補数器４６および後述の変
換配列設定部６の加算器／補数器６３は動作する。
出力データをデータバスＤ３を介して、後述の変換配列
記憶部５に送出する。マイクロコンピュータ１は、原配
列設定部４および後述する変換配列設定部６に対して、
ダイレクトメモリアクセス（ＤＭＡ ）モードで出力デ
ータがデータバスＤ３を介して送出されるように、指令
する。このマイクロコンピュータ１の指令にしたがって
、原配列設定部４の加算器／補数器４６および後述の変
換配列設定部６の加算器／補数器６３は動作する。
変換配列記憶部５は、記憶素子群、例えばＲＡＭで構成
されており、原配列記憶部３に、データバスＤ３を介し
て接続されるとともに、データバスＩ）Ｊを介して、マ
イクロコンピュータ１に接続される。
されており、原配列記憶部３に、データバスＤ３を介し
て接続されるとともに、データバスＩ）Ｊを介して、マ
イクロコンピュータ１に接続される。
変換配列記憶部５には、ＤＭＡモードで、原配列記憶部
３から、データバスＤ３を介して、配列変換されるべき
出力データが送出されてくる。変換配列設定部６は、制
御バスＣ２を介して、マイクロコンピュータ１に接続さ
れるとともに、アドレスバスＡ２を介して、変換配列記
憶部５に接続される。変換配列設定部６はまた、第２図
（２）に示すように、始め／終り指定部６１、カウント
アツプ／ダウン部６２、および加算器／補数器６３で構
成されており、原配列設定部４の最小単位指定部４２、
変更子４３、および行列変更子４４が含まれていないこ
とを除いて、原配列設定部４と同様な構成を有する。
３から、データバスＤ３を介して、配列変換されるべき
出力データが送出されてくる。変換配列設定部６は、制
御バスＣ２を介して、マイクロコンピュータ１に接続さ
れるとともに、アドレスバスＡ２を介して、変換配列記
憶部５に接続される。変換配列設定部６はまた、第２図
（２）に示すように、始め／終り指定部６１、カウント
アツプ／ダウン部６２、および加算器／補数器６３で構
成されており、原配列設定部４の最小単位指定部４２、
変更子４３、および行列変更子４４が含まれていないこ
とを除いて、原配列設定部４と同様な構成を有する。
上述のような構成を有する本件実施例の配列変換装置は
、コンピュータ２からの出力データをマイクロコンピュ
ータｌを介して、原配列記憶部３に送出する。原配列記
憶部３内のアドレスに、コンピュータ２の出力データが
記憶されており、このアドレスに記憶されている出力デ
ータは、Ｉ）ＭＡモードで変換配列記憶部５に送出され
るとともに、この変換配列記憶部５において配列変換さ
れた状態で記憶される。この配列変換は、上述したよう
に、原配列設定部４と変換配列設定部６からのアドレス
信号にしたかつて行われる。変換配列記憶部５に記憶さ
れている配列変換された出力データは、データバスＤ４
を介してマイクロコンピュータ１に送出され、更にマイ
クロコンピュータ１から、データバスＤＩを介してコン
ピュータ２に送出される。
、コンピュータ２からの出力データをマイクロコンピュ
ータｌを介して、原配列記憶部３に送出する。原配列記
憶部３内のアドレスに、コンピュータ２の出力データが
記憶されており、このアドレスに記憶されている出力デ
ータは、Ｉ）ＭＡモードで変換配列記憶部５に送出され
るとともに、この変換配列記憶部５において配列変換さ
れた状態で記憶される。この配列変換は、上述したよう
に、原配列設定部４と変換配列設定部６からのアドレス
信号にしたかつて行われる。変換配列記憶部５に記憶さ
れている配列変換された出力データは、データバスＤ４
を介してマイクロコンピュータ１に送出され、更にマイ
クロコンピュータ１から、データバスＤＩを介してコン
ピュータ２に送出される。
上述の実施例において、原配列設定部４および変換配列
設定部６それぞれの内部構成は、変換配列される情報に
応じて種々の態様に変更することができるのは明らかで
ある。また、本件実施例において配列変換される情報に
は何らの制約がないので、例えは、数字コードと文字の
配列変換を行ったり、あるいは暗号のごとき秘密コード
解読のための配列変換を行うことができる。
設定部６それぞれの内部構成は、変換配列される情報に
応じて種々の態様に変更することができるのは明らかで
ある。また、本件実施例において配列変換される情報に
は何らの制約がないので、例えは、数字コードと文字の
配列変換を行ったり、あるいは暗号のごとき秘密コード
解読のための配列変換を行うことができる。
以上説明したように、本発明によれば、コンピュータな
どの演算制御装置から出力データを一旦取り出し、取り
出した出力データを、ＤＭＡモード等の特定のモードで
迅速に配列変換し、このようにして配列変換された出力
データをコンピュータに入力するようにしたので、先行
技術において配列変換のたびごとに要した非常に時開の
かかるプログラムの作成をする必要性がなくなり、した
がって、コンピュータの迅速かつ円滑な処理動作に支障
をきたすおそれがなくなり、むしろ配列変換を迅速に行
えるのでコンピュータの能率向上に貢献すること極めて
大である、等の効果を発挿することができる。
どの演算制御装置から出力データを一旦取り出し、取り
出した出力データを、ＤＭＡモード等の特定のモードで
迅速に配列変換し、このようにして配列変換された出力
データをコンピュータに入力するようにしたので、先行
技術において配列変換のたびごとに要した非常に時開の
かかるプログラムの作成をする必要性がなくなり、した
がって、コンピュータの迅速かつ円滑な処理動作に支障
をきたすおそれがなくなり、むしろ配列変換を迅速に行
えるのでコンピュータの能率向上に貢献すること極めて
大である、等の効果を発挿することができる。
第１図は、本発明の一実施例のブロック回路図、第２図
は、原配列設定部４と変換配列設定部６の具体的ブロッ
ク回路図である。 １・・マイクロコンピュータ、２・コンピュータ、３・
・原配列記憶部、４・・・原配列設定部、５・・変換配
列記憶部、６・・変換配列設定部 代理人弁理士 岡 １）和 秀
は、原配列設定部４と変換配列設定部６の具体的ブロッ
ク回路図である。 １・・マイクロコンピュータ、２・コンピュータ、３・
・原配列記憶部、４・・・原配列設定部、５・・変換配
列記憶部、６・・変換配列設定部 代理人弁理士 岡 １）和 秀
Claims (1)
- 【特許請求の範囲】 コンピュータ等からの原配列データを所定のアドレスに
記憶する原配列記憶手段と、 原配列記憶手段から送出される原配列データに関する変
換配列データを所定のアドレスに記憶する変換配列記憶
手段と、 原配列記憶手段および変換配列記憶手段内のそれぞれの
所定のアドレスを原配列データの配列変換に対応して指
定するとともに、原配列記憶手段内の所定のアドレスに
記憶されている原配列データを、変換配列記憶手段内の
所定のアドレスに、ＤＭＡモード等の特定のモードで、
送出する良定手段とを含むことを特徴とする、配列変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15535481A JPS5856023A (ja) | 1981-09-29 | 1981-09-29 | 配列変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15535481A JPS5856023A (ja) | 1981-09-29 | 1981-09-29 | 配列変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856023A true JPS5856023A (ja) | 1983-04-02 |
Family
ID=15604063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15535481A Pending JPS5856023A (ja) | 1981-09-29 | 1981-09-29 | 配列変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303365A (en) * | 1990-06-15 | 1994-04-12 | International Business Machines Corporation | Clock generation in a multi-chip computer system |
-
1981
- 1981-09-29 JP JP15535481A patent/JPS5856023A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303365A (en) * | 1990-06-15 | 1994-04-12 | International Business Machines Corporation | Clock generation in a multi-chip computer system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4545068A (en) | Image processing system | |
| US20090238478A1 (en) | Image processing apparatus | |
| JPS5856023A (ja) | 配列変換装置 | |
| JPS6359188B2 (ja) | ||
| JP3704927B2 (ja) | プログラマブルコントローラ | |
| EP1804166A2 (en) | Memory device and information processing apparatus | |
| JP2000099452A (ja) | Ｄｍａ制御装置 | |
| JPS6324368A (ja) | イメ−ジメモリのアクセス回路 | |
| JPS63198141A (ja) | メモリバンク制御方式 | |
| JPH0445875B2 (ja) | ||
| JPH0421881B2 (ja) | ||
| JPH0394325A (ja) | データ処理装置 | |
| JPS5864534A (ja) | コンピユ−タ装置におけるデ−タ転送方式 | |
| JP3429880B2 (ja) | メモリ装置およびメモリアクセス方法 | |
| JPH11328006A (ja) | メモリ装置用アドレス制御回路 | |
| JPH01103720A (ja) | キー入力装置 | |
| JPH01201780A (ja) | 情報処理装置 | |
| JPS62242251A (ja) | ビツトマツプメモリ | |
| JPH03237491A (ja) | フォントメモリ制御装置 | |
| JPS6061851A (ja) | 入出力処理装置 | |
| JPH02116938A (ja) | 可変語長メモリ装置 | |
| JPH11144035A (ja) | 半導体記憶装置 | |
| JPH0517587B2 (ja) | ||
| JPH02245978A (ja) | 画像処理装置 | |
| JPH0346698A (ja) | 複数の書体を有する文字パターン発生器 |