JPS5864534A - コンピユ−タ装置におけるデ−タ転送方式 - Google Patents
コンピユ−タ装置におけるデ−タ転送方式Info
- Publication number
- JPS5864534A JPS5864534A JP16272481A JP16272481A JPS5864534A JP S5864534 A JPS5864534 A JP S5864534A JP 16272481 A JP16272481 A JP 16272481A JP 16272481 A JP16272481 A JP 16272481A JP S5864534 A JPS5864534 A JP S5864534A
- Authority
- JP
- Japan
- Prior art keywords
- data
- data transfer
- signal
- address
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、プロセッサと該プロセッサに共通のアドレ
スバス、データバスを介して結合された第１および第２
の素子から成るコンピュータ装置において、第１の素子
と第２の素子の間でなされる大量データの転送方式に関
するものである。
スバス、データバスを介して結合された第１および第２
の素子から成るコンピュータ装置において、第１の素子
と第２の素子の間でなされる大量データの転送方式に関
するものである。
この釉のデータ転送には、効率の良い転送方式が望まれ
ることは云うまでもないが、マイクロコンピュータ装置
の如き小規模のシステムにあっては、転送方式のシステ
ム構成が単純かつ安価であることが安水される。
ることは云うまでもないが、マイクロコンピュータ装置
の如き小規模のシステムにあっては、転送方式のシステ
ム構成が単純かつ安価であることが安水される。
さてマイクロプロセラ＋ｊ（以ｉ ＣＰＵと記す）を含
む装置における例えばメモリとＩ１０機姦０如き素子間
でのデータ転送方式として従来用いられてきたものにＣ
ＰＵの標準入出力チャンネルを用いる方式と専用の回路
を用いる方式がある。
む装置における例えばメモリとＩ１０機姦０如き素子間
でのデータ転送方式として従来用いられてきたものにＣ
ＰＵの標準入出力チャンネルを用いる方式と専用の回路
を用いる方式がある。
前者は、ＣＰＵがプログラムでデータの読み出し命令と
書き込み命令を各素子に対して実行するものであり一般
によく用いられている。しかしながら転送デ〜りの一時
記憶としてＣＰＵの内部レジスタを利用しているために
、−万の素子から他方の素子への１つのデータの転送に
際して、一方の素子からのデータ読み出しサイクルと他
方の素子への書き込みサイクルが別々に必要であり、大
量のデータ転送を行う場合には処理時間が長くなるとい
う欠点がある。
書き込み命令を各素子に対して実行するものであり一般
によく用いられている。しかしながら転送デ〜りの一時
記憶としてＣＰＵの内部レジスタを利用しているために
、−万の素子から他方の素子への１つのデータの転送に
際して、一方の素子からのデータ読み出しサイクルと他
方の素子への書き込みサイクルが別々に必要であり、大
量のデータ転送を行う場合には処理時間が長くなるとい
う欠点がある。
後者は一般に直接メモリアクセス（以後ＤＭＡと記す）
と呼ばれる手法でおる。この方式によればデータの転送
効率は向上するが、一般にＤＭＡコントローラと呼ばれ
る専用の集積回路索子とその周辺回路を必要とし、比較
的小規模なシステムではシステム構成が複雑になるとい
う欠点がある。さらに、この回路が機能している間ＣＰ
Ｕはシステムから切り離さ扛ているため、他の処理プロ
グラムを実行することができず、割込み要求等に対して
も応答することができない。
と呼ばれる手法でおる。この方式によればデータの転送
効率は向上するが、一般にＤＭＡコントローラと呼ばれ
る専用の集積回路索子とその周辺回路を必要とし、比較
的小規模なシステムではシステム構成が複雑になるとい
う欠点がある。さらに、この回路が機能している間ＣＰ
Ｕはシステムから切り離さ扛ているため、他の処理プロ
グラムを実行することができず、割込み要求等に対して
も応答することができない。
この発明は上述のような従来技術の欠点を克服するため
になされたものであり、従ってこの発明の目的は、コン
ピュータ装置、特に比較的低速かつ大量のデータ転送を
行うマイクロコンピュータ装置において、専用のＤＭＡ
回路を設ける方式に比べ、安価かつ簡易な回路を附加す
ることによってＣＰＵの標準チャンネルを用いる方式よ
りも効率のよいデータ転送を行いうるデータ転送方式を
提供することにある。
になされたものであり、従ってこの発明の目的は、コン
ピュータ装置、特に比較的低速かつ大量のデータ転送を
行うマイクロコンピュータ装置において、専用のＤＭＡ
回路を設ける方式に比べ、安価かつ簡易な回路を附加す
ることによってＣＰＵの標準チャンネルを用いる方式よ
りも効率のよいデータ転送を行いうるデータ転送方式を
提供することにある。
この発明の構成の智点は、主たるマイクロプロセッサの
発生する同じ制御信号を、データの読み込み信号および
豊さ込み信号としてデータを読み取られる索子とデータ
ｆ：書き込１れる索子へ同時に印加することにより簡易
的に直接メモリアクセスの手法を実現した点にある。
発生する同じ制御信号を、データの読み込み信号および
豊さ込み信号としてデータを読み取られる索子とデータ
ｆ：書き込１れる索子へ同時に印加することにより簡易
的に直接メモリアクセスの手法を実現した点にある。
次に図を参照してこの発明の一実施９１１を説明する。
図はこの発明の一実施例を示すブロック図である。同図
において、１はＣＰＵ、 ２はデータ読み出し素子、
３はアドレス１で飾回路、４はデータ書き込み索子、５
はアドレス修飾回路、６はランチ回路、である。データ
読み出し索子２から抗み出されたデータが誓き込み索子
４へ鉦き込１れることによりデータ転送がな式れるもの
とする。ＣＰＵ １から出力されたアドレス１青報Ａは
アドレスバスａを介してアドレス修飾回路３および５に
与えられる。またＣＰＵ １から出力される制御信号Ｃ
にデータ読み出し索子２へは読み込み信号としてその読
み出し制御端子に、またデータ書き込み素子４へに１き
込み信号としてその書き込み制御端子に与えられる。ラ
ッチ回路６より出力される状態信号りは、ＣＰＵ１がデ
ータ転送モードにあることを示す状Ｂ信号であジ、デー
タ読み出し索子２およびデータ書き込み素子４がデータ
転送モード時以外にもアクセスされる場合があるので、
そうした場合とデータ転送モード時にアクセスされた場
合との判別のための信号である。従って、データ転送モ
ード時以外にアクセスされることがない場合、ラッチ回
路６、および秋態信号りは不要である。
において、１はＣＰＵ、 ２はデータ読み出し素子、
３はアドレス１で飾回路、４はデータ書き込み索子、５
はアドレス修飾回路、６はランチ回路、である。データ
読み出し索子２から抗み出されたデータが誓き込み索子
４へ鉦き込１れることによりデータ転送がな式れるもの
とする。ＣＰＵ １から出力されたアドレス１青報Ａは
アドレスバスａを介してアドレス修飾回路３および５に
与えられる。またＣＰＵ １から出力される制御信号Ｃ
にデータ読み出し索子２へは読み込み信号としてその読
み出し制御端子に、またデータ書き込み素子４へに１き
込み信号としてその書き込み制御端子に与えられる。ラ
ッチ回路６より出力される状態信号りは、ＣＰＵ１がデ
ータ転送モードにあることを示す状Ｂ信号であジ、デー
タ読み出し索子２およびデータ書き込み素子４がデータ
転送モード時以外にもアクセスされる場合があるので、
そうした場合とデータ転送モード時にアクセスされた場
合との判別のための信号である。従って、データ転送モ
ード時以外にアクセスされることがない場合、ラッチ回
路６、および秋態信号りは不要である。
アドレス修Ｎｉｊ回路３および５はＣＰＵ １がアドレ
スバスａに出力したアドレス１青報および秋態信号りか
ら素子２或は素子４のローカルアドレス情報Ｅおよび０
１チップセレクト信号ＦおよびＨｉ生成する。すなわち
データの出力側］（索子２）のローカルアドレス１Ｅｉ
（１−１，２，・・・・・・、ｍ）、入力側（索子４）
のローカルアドレスをＧｊ（ｊ＝１゜２、・・・・・・
、ｎ）で表わすものとすれば１）ｍ＝ｎかつＧｋ＝Ｅｋ
−１−Ｎ（Ｎはオフセット、またｋは、１〜ｍのうちの
任意の数）のときアドレス修飾回路５はＣＰＵ １から
出力きれたアドレス情報Ａ（ただしＥ＝Ａ）にオフセッ
トＮを加える機能を有すればよく一般にはアドレス情報
Ａの上位ビットを修飾すればよい。
スバスａに出力したアドレス１青報および秋態信号りか
ら素子２或は素子４のローカルアドレス情報Ｅおよび０
１チップセレクト信号ＦおよびＨｉ生成する。すなわち
データの出力側］（索子２）のローカルアドレス１Ｅｉ
（１−１，２，・・・・・・、ｍ）、入力側（索子４）
のローカルアドレスをＧｊ（ｊ＝１゜２、・・・・・・
、ｎ）で表わすものとすれば１）ｍ＝ｎかつＧｋ＝Ｅｋ
−１−Ｎ（Ｎはオフセット、またｋは、１〜ｍのうちの
任意の数）のときアドレス修飾回路５はＣＰＵ １から
出力きれたアドレス情報Ａ（ただしＥ＝Ａ）にオフセッ
トＮを加える機能を有すればよく一般にはアドレス情報
Ａの上位ビットを修飾すればよい。
１１）ｍ’ｑｎかつｎ＝１（７たはｍ−１）のときアド
レス修飾回路５（アドレス修飾回路３）は索子２（索子
４）に対して有効なアドレス（ＩＩ／報Ａが出力された
ときのみ索子（索子２〕のチッグセレクト信号を出力す
るような機能を有すればよい。
レス修飾回路５（アドレス修飾回路３）は索子２（索子
４）に対して有効なアドレス（ＩＩ／報Ａが出力された
ときのみ索子（索子２〕のチッグセレクト信号を出力す
るような機能を有すればよい。
以下に実施例における動作を説明する。
■ ＣＰＵ １はデータの転送に先たちデータの転送モ
ードを表わす状態信号りをデータバスｂを介してラッチ
回路６にラッチさせる。
ードを表わす状態信号りをデータバスｂを介してラッチ
回路６にラッチさせる。
■ 次にデータの読み出し素子２に対してデータの読み
出し命令をプログラムで実行する。ＣＰＵ１は命令の実
行に際して転送データのアドレス清報Ａをアドレスバス
ａ［出力し、さらに制御信号Ｃを読み込み信号として、
素子２に対し出力する。
出し命令をプログラムで実行する。ＣＰＵ１は命令の実
行に際して転送データのアドレス清報Ａをアドレスバス
ａ［出力し、さらに制御信号Ｃを読み込み信号として、
素子２に対し出力する。
■ アドレス修飾回路３は、アドレス１’？を報Ａおよ
び状態信号りより読み出し素子２０テッグセレクト信号
Ｆ１累子２０ローカルアドレス清報Ｅを生成する。
び状態信号りより読み出し素子２０テッグセレクト信号
Ｆ１累子２０ローカルアドレス清報Ｅを生成する。
■ チップセレクト信号Ｆ１ ローカルアドレス情報Ｅ
により読み出し素子２は制御信号（読み込み信号）Ｃに
従って転送データＢをデータバスｂに出力する。
により読み出し素子２は制御信号（読み込み信号）Ｃに
従って転送データＢをデータバスｂに出力する。
■ アドレス修飾回路５は前記アドレス清報Ａおよび状
態信号りよＶ、データ書き込み素子４のチップセレクト
信号Ｈ１索子４のローカルアドレス情報Ｇを出力する。
態信号りよＶ、データ書き込み素子４のチップセレクト
信号Ｈ１索子４のローカルアドレス情報Ｇを出力する。
■ チップセレクト信号Ｈおよびローカルアドレス情報
Ｇにより舊き込み素子４は、該素子４へは書き込み信号
として印加されている制御信号Ｃに従ってデータバスｂ
上の転送データＢを読み込む。
Ｇにより舊き込み素子４は、該素子４へは書き込み信号
として印加されている制御信号Ｃに従ってデータバスｂ
上の転送データＢを読み込む。
■ ＣＰＵ Ｉ Ｆｉ転送データがプログラムによ！ｌ
ｌ所足のデータ数に達するまで、目的のアドレスに対し
てデータの読み出し命令（書き込み命令）を実行する。
ｌ所足のデータ数に達するまで、目的のアドレスに対し
てデータの読み出し命令（書き込み命令）を実行する。
これにより上記■〜■のサイクルを繰返す。
■ ＣＰＵＩはデータ転送が終了したことをプログラム
でＭｆ＆したのちラッチ回路ｆｌ：ラツチされた状態信
号りを解除する。
でＭｆ＆したのちラッチ回路ｆｌ：ラツチされた状態信
号りを解除する。
なお、一般にメモリ等の素子に２いて書き込葦れるデー
タは、曹き込み信号（本例の開側１侶号Ｃ）の終了時点
で翁効であることが要求されている。
タは、曹き込み信号（本例の開側１侶号Ｃ）の終了時点
で翁効であることが要求されている。
一方、データの読み出しに対しては読み出し信号（本例
の制御信号Ｃ）の終了時点でデータが保証でれているこ
とが通例である。
の制御信号Ｃ）の終了時点でデータが保証でれているこ
とが通例である。
この発明によればデータの転送を行う１組の入出力素子
とＣＰＵからなるシステムにおいてデータ出力素子に対
するデータ読み出し信号とデータ入力素子に対するデー
タ書き込み信号に同一の制御信号を用いることによって
、従来のＣＰＵの内部レジスタを介したデータ転送にお
いてデータの読み出し命令とデータの書き込み命令の２
命令で行っていたデータ転送を、データの出力素子に対
する読み出し命令の実行のみで行えることにより転送効
率の向上がはかれる。
とＣＰＵからなるシステムにおいてデータ出力素子に対
するデータ読み出し信号とデータ入力素子に対するデー
タ書き込み信号に同一の制御信号を用いることによって
、従来のＣＰＵの内部レジスタを介したデータ転送にお
いてデータの読み出し命令とデータの書き込み命令の２
命令で行っていたデータ転送を、データの出力素子に対
する読み出し命令の実行のみで行えることにより転送効
率の向上がはかれる。
また従来のいわゆるＤＭＡ方式に比べて転送効率では劣
るものの極めて簡易な回路構成で従って安価なシステム
でデータ転送が可能となる。加えて、従来のＤＭＡ方式
におけるＣＰＵはデータ転送中はシステムから切り離さ
れていたが本発明の方式によレバｃＰＵ自身がフ゛ログ
ラマフ゛ルなど−ケンスコントローラとしてデータ転送
に介在するため、市販の専用東積回路を用いる場合に比
べそのシステムに合わせた転送方式を採用できるほか、
データ転送中の割込み処理等に対しても柔軟な対応をと
ることが可能となる。
るものの極めて簡易な回路構成で従って安価なシステム
でデータ転送が可能となる。加えて、従来のＤＭＡ方式
におけるＣＰＵはデータ転送中はシステムから切り離さ
れていたが本発明の方式によレバｃＰＵ自身がフ゛ログ
ラマフ゛ルなど−ケンスコントローラとしてデータ転送
に介在するため、市販の専用東積回路を用いる場合に比
べそのシステムに合わせた転送方式を採用できるほか、
データ転送中の割込み処理等に対しても柔軟な対応をと
ることが可能となる。
実施例で示したシステムはマイクロプロセッサを含むシ
ステムであるが、データバスによって結合された入出力
素子間でデータ転送を行うシステムであれば制御が単純
なことからＣＰＵを有しないシステムに対しても適用可
能である。
ステムであるが、データバスによって結合された入出力
素子間でデータ転送を行うシステムであれば制御が単純
なことからＣＰＵを有しないシステムに対しても適用可
能である。
図はこの発明の一実施例を示すブロック図である。
符＋３説明
１・・・ＣＰＵ、 ２・・・データ読み出し素子、３
°°°アドレス修飾回路、４・・・データ書き込み素子
、５・・・アドレス修飾回路、６・・・ラッチ回８！５
゜代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
°°°アドレス修飾回路、４・・・データ書き込み素子
、５・・・アドレス修飾回路、６・・・ラッチ回８！５
゜代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
Claims (1)
- 【特許請求の範囲】 １）プロセッサと該プロセッサに共通のアドレスバス、
データバスを介して結合された第１および第２の素子か
ら成るコンピュータ装置において第１の素子と第２の素
子の間でなされるデータ転送方式であって、前記プロセ
ッサがデータ転送モード時に歪ったとき、該プロセッサ
はアドレスバスにアドレス清報を送出すると共に、同一
の制御信号を一万の素子にはリード信号として他方の素
子にはライト信号として同時に印加することにより、デ
ータバスを介して画素子間で直接データ転送がなされる
ようにしたことを特徴とするコンピュータ装置における
データ転送方式。 ２、特許請求の範囲第１項に記載のデータ転送方式にお
いて、第１および第２の素子はそれぞれアドレス修飾回
路を介してアドレスバスに接続され、修飾条件によって
定まる画素子における任意のアドレス間でデータ転送が
なされるようにしたことを特徴とするコンピュータ装置
におけるデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16272481A JPS5864534A (ja) | 1981-10-14 | 1981-10-14 | コンピユ−タ装置におけるデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16272481A JPS5864534A (ja) | 1981-10-14 | 1981-10-14 | コンピユ−タ装置におけるデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864534A true JPS5864534A (ja) | 1983-04-16 |
Family
ID=15760064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16272481A Pending JPS5864534A (ja) | 1981-10-14 | 1981-10-14 | コンピユ−タ装置におけるデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864534A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6438862A (en) * | 1987-08-05 | 1989-02-09 | Yaskawa Denki Seisakusho Kk | Program transfer system |
| JPH0736824A (ja) * | 1993-07-20 | 1995-02-07 | Kanoopusu Kk | データ転送システムおよびデータ転送方法 |
| JP2015018408A (ja) * | 2013-07-11 | 2015-01-29 | コニカミノルタ株式会社 | 入出力制御回路及び入出力制御回路における同期制御方法 |
-
1981
- 1981-10-14 JP JP16272481A patent/JPS5864534A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6438862A (en) * | 1987-08-05 | 1989-02-09 | Yaskawa Denki Seisakusho Kk | Program transfer system |
| JPH0736824A (ja) * | 1993-07-20 | 1995-02-07 | Kanoopusu Kk | データ転送システムおよびデータ転送方法 |
| JP2015018408A (ja) * | 2013-07-11 | 2015-01-29 | コニカミノルタ株式会社 | 入出力制御回路及び入出力制御回路における同期制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0189638B1 (en) | Bus width adapter | |
| JPH0429102B2 (ja) | ||
| US5079694A (en) | Data processing apparatus having a working memory area | |
| US5287483A (en) | Prefetched operand storing system for an information processor | |
| JPS5864534A (ja) | コンピユ−タ装置におけるデ−タ転送方式 | |
| US7689991B2 (en) | Bus management techniques | |
| EP0560393B1 (en) | Microprocessor and data processing system with register file | |
| US5121351A (en) | Floating point arithmetic system | |
| JPH0283736A (ja) | バッファ記憶制御装置のｏｓｃ検出方式 | |
| JPS6236575B2 (ja) | ||
| JPS58107977A (ja) | 記憶装置へのアクセス方式 | |
| JPH05242009A (ja) | 直接メモリアクセス装置 | |
| JPH10312307A (ja) | コンピュータシステムに適用するエミュレータ | |
| JPS617954A (ja) | 主メモリの読み出し方式 | |
| JPH0330899B2 (ja) | ||
| SU1691844A1 (ru) | Вычислительный комплекс | |
| JP2785855B2 (ja) | 情報処理装置 | |
| JPS6336030B2 (ja) | ||
| JPS5954091A (ja) | 電子計算機 | |
| JPS5919287A (ja) | メモリアクセス命令による入出力処理方式 | |
| JPS592028B2 (ja) | デイスプレイ端末装置 | |
| JPH04262449A (ja) | データ転送方式 | |
| JPH0260015B2 (ja) | ||
| JPH081631B2 (ja) | Ｄｍａ制御装置 | |
| JPH11176165A (ja) | シーケンシャルアクセス型半導体メモリ装置 |