JPH0471222B2 - - Google Patents
Info
- Publication number
- JPH0471222B2 JPH0471222B2 JP57165429A JP16542982A JPH0471222B2 JP H0471222 B2 JPH0471222 B2 JP H0471222B2 JP 57165429 A JP57165429 A JP 57165429A JP 16542982 A JP16542982 A JP 16542982A JP H0471222 B2 JPH0471222 B2 JP H0471222B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- output
- controller
- memory controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 114
- 238000012937 correction Methods 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 description 10
- 238000013519 translation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Image Input (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は画像メモリ等として用いる記憶装置の
改良に関するものである。
改良に関するものである。
近年、ICメモリ（半導体メモリ）の大容量化、
低価格化が進み、医用或いは放送などの分野にお
いてテレビ画像の一画面分の画像をそつくり記憶
することができる画像メモリ（フレームメモリ）
が広く使されるようになつた。
低価格化が進み、医用或いは放送などの分野にお
いてテレビ画像の一画面分の画像をそつくり記憶
することができる画像メモリ（フレームメモリ）
が広く使されるようになつた。
そして、中には複数の画像メモリを備え、これ
らの画像メモリに対して画像データの読み出し、
書き込みを並行して行わせるようにしたものがあ
り、この場合、画像メモリのアクセスのためのメ
モリ・アドレスを発生するメモリコントローラは
各々の画像メモリに対し、各々の状態に応じたメ
モリ・アドレスをそれぞれ発生させなくてはなら
ず、装置が複雑化する。
らの画像メモリに対して画像データの読み出し、
書き込みを並行して行わせるようにしたものがあ
り、この場合、画像メモリのアクセスのためのメ
モリ・アドレスを発生するメモリコントローラは
各々の画像メモリに対し、各々の状態に応じたメ
モリ・アドレスをそれぞれ発生させなくてはなら
ず、装置が複雑化する。
また、テレビ画像を対象としているため、画像
は標準の方式で、１秒間に30フレームと云う大量
のものとなるため、テレビ画像のデータを高速で
書き込まねばならず、また表示させる場合にも全
画面表示や部分画像表示、部分拡大表示、或いは
二画面の合成や差の像を得るなど多様化してお
り、そのために各々の画像メモリに必要な読み出
し、書き込み用アドレスが全く異なるものが必要
になるケースもあつてこのような場合、これらメ
モリ・アドレスをそれぞれ発生しなければならな
いメモリコントローラの負担は大きくなる一方で
ある。
は標準の方式で、１秒間に30フレームと云う大量
のものとなるため、テレビ画像のデータを高速で
書き込まねばならず、また表示させる場合にも全
画面表示や部分画像表示、部分拡大表示、或いは
二画面の合成や差の像を得るなど多様化してお
り、そのために各々の画像メモリに必要な読み出
し、書き込み用アドレスが全く異なるものが必要
になるケースもあつてこのような場合、これらメ
モリ・アドレスをそれぞれ発生しなければならな
いメモリコントローラの負担は大きくなる一方で
ある。
そこで、同一のメモリ・アドレスを与えるだけ
で複数の画像メモリを各々の要求される状態に合
わせたアドレスに変換してアクセスできるように
した装置が望まれている。
で複数の画像メモリを各々の要求される状態に合
わせたアドレスに変換してアクセスできるように
した装置が望まれている。
本発明は上記事情に鑑みて成されたもので、同
一のメモリ・アドレスを与えるだけで各画像メモ
リに要求される状態に合うアドレスに変換でき、
所望のアドレスのアクセスを可能とする記憶装置
を提供することを目的とする。
一のメモリ・アドレスを与えるだけで各画像メモ
リに要求される状態に合うアドレスに変換でき、
所望のアドレスのアクセスを可能とする記憶装置
を提供することを目的とする。
即ち、上記目的を達成させるため、本発明は複
数の独立したメモリ装置を備え、これらのメモリ
装置に対してデータの読出し、または書込みを並
行して行わせることができる記憶装置において、
前記複数のメモリ装置に対して共通のメモリ・ア
ドレスを順次発生するメモリコントローラを備え
ると共に、前記メモリ装置は、それぞれ所定容量
を持つメモリと所望の修正量を選択設定するため
のセレクタおよび前記修正量を前記メモリコント
ローラからのメモリ・アドレスに加算し、実効ア
ドレスとして前記メモリに出力する演算器とより
なるアドレス変換手段とより構成し、各メモリ装
置ではメモリコントローラより出力された共通の
メモリ・アドレスをそれぞれのアドレス変換手段
に与えると共に各アドレス変換手段では与えられ
た修正量分、このメモリ・アドレスに修正を加え
て実効アドレスを得て、この実効アドレスにて当
該メモリ装置のアクセスを行うようにすることに
より、メモリコントローラの簡易化を図るように
する。
数の独立したメモリ装置を備え、これらのメモリ
装置に対してデータの読出し、または書込みを並
行して行わせることができる記憶装置において、
前記複数のメモリ装置に対して共通のメモリ・ア
ドレスを順次発生するメモリコントローラを備え
ると共に、前記メモリ装置は、それぞれ所定容量
を持つメモリと所望の修正量を選択設定するため
のセレクタおよび前記修正量を前記メモリコント
ローラからのメモリ・アドレスに加算し、実効ア
ドレスとして前記メモリに出力する演算器とより
なるアドレス変換手段とより構成し、各メモリ装
置ではメモリコントローラより出力された共通の
メモリ・アドレスをそれぞれのアドレス変換手段
に与えると共に各アドレス変換手段では与えられ
た修正量分、このメモリ・アドレスに修正を加え
て実効アドレスを得て、この実効アドレスにて当
該メモリ装置のアクセスを行うようにすることに
より、メモリコントローラの簡易化を図るように
する。
以下、本発明の一実施例について図面を参照し
ながら説明する。
ながら説明する。
第１図は本発明装置の構成を示すブロツク図で
あり、図中１は単一のメモリ・アドレスを順次発
生するメモリコントローラ、２は画像処理などを
行うための演算回路、３ａ，３ｂ，３ｃは各々一
フレーム分の容量を持つメモリであり、本発明装
置はメモリコントローラ１とメモリ３ａ，３ｂ，
３ｃを主たる構成としている。
あり、図中１は単一のメモリ・アドレスを順次発
生するメモリコントローラ、２は画像処理などを
行うための演算回路、３ａ，３ｂ，３ｃは各々一
フレーム分の容量を持つメモリであり、本発明装
置はメモリコントローラ１とメモリ３ａ，３ｂ，
３ｃを主たる構成としている。
各メモリ３ａ，３ｂ，３ｃは各々メモリコント
ローラ１の出力する同じメモリ・アドレスを受け
て動作するが、各々異なるアドレスのアクセスを
行わせることができるよう各々のメモリ３ａ，３
ｂ，３ｃには第２図の如きアドレス変換回路が設
けてある。
ローラ１の出力する同じメモリ・アドレスを受け
て動作するが、各々異なるアドレスのアクセスを
行わせることができるよう各々のメモリ３ａ，３
ｂ，３ｃには第２図の如きアドレス変換回路が設
けてある。
即ち、第２図において２１は修正に用いる数値
の出力選択をするセレクタであり、その入力側は
それぞれプルアツプ抵抗R1〜R4を介して正電位
Ｖc.c.にプルアツプされると共に一端が接地された
データ設定用の複数のスイツチSWが接続されて
いて、このスイツチSWを選択投入することによ
り加減算のためのデイジタル値修正値を設定でき
るようになつている。また図示しない制御手段に
より与えられるシフト量セレクト信号によりこの
スイツチSWによる設定値をデータとして出力す
るか否かの選択ができるようになつている。２２
はメモリコントローラ１より出力されるメモリ・
アドレスと前記セレクタ２１の出力するデータを
入力とすると共に図示しない制御手段により与え
られる論理レベル“０”または“１”の信号を
加、減算セレクト信号としてキヤリー入力端子
CINに入力することによりメモリ・アドレスに対
してセレクタ２１の出力データを加、減算してそ
の演算結果を実効アドレスとして出力する加算器
である。
の出力選択をするセレクタであり、その入力側は
それぞれプルアツプ抵抗R1〜R4を介して正電位
Ｖc.c.にプルアツプされると共に一端が接地された
データ設定用の複数のスイツチSWが接続されて
いて、このスイツチSWを選択投入することによ
り加減算のためのデイジタル値修正値を設定でき
るようになつている。また図示しない制御手段に
より与えられるシフト量セレクト信号によりこの
スイツチSWによる設定値をデータとして出力す
るか否かの選択ができるようになつている。２２
はメモリコントローラ１より出力されるメモリ・
アドレスと前記セレクタ２１の出力するデータを
入力とすると共に図示しない制御手段により与え
られる論理レベル“０”または“１”の信号を
加、減算セレクト信号としてキヤリー入力端子
CINに入力することによりメモリ・アドレスに対
してセレクタ２１の出力データを加、減算してそ
の演算結果を実効アドレスとして出力する加算器
である。
各々のメモリ３ａ，３ｂ，３ｃはこのような構
成のアドレス変換回路を有していて、このアドレ
ス変換回路の出力する実効アドレスをアドレスと
してアクセスされる。
成のアドレス変換回路を有していて、このアドレ
ス変換回路の出力する実効アドレスをアドレスと
してアクセスされる。
次に上記構成の本装置の動作について説明す
る。本装置はメモリコントローラ１より、単一の
メモリ・アドレスを順次出力し、これを共通のメ
モリ・アドレスとして各メモリ３ａ，３ｂ，３ｃ
にそれぞれ与える。各メモリ３ａ，３ｂ，３ｃで
は各々に設けられたアドレス変換回路によりこの
与えられたメモリ・アドレスについて予め設定さ
れた修正値で必要に応じ修正を加え、各メモリ３
ａ，３ｂ，３ｃにそれぞれ必要な実効アドレスに
変換してこの実効アドレスを各々のアクセスに用
いる。
る。本装置はメモリコントローラ１より、単一の
メモリ・アドレスを順次出力し、これを共通のメ
モリ・アドレスとして各メモリ３ａ，３ｂ，３ｃ
にそれぞれ与える。各メモリ３ａ，３ｂ，３ｃで
は各々に設けられたアドレス変換回路によりこの
与えられたメモリ・アドレスについて予め設定さ
れた修正値で必要に応じ修正を加え、各メモリ３
ａ，３ｂ，３ｃにそれぞれ必要な実効アドレスに
変換してこの実効アドレスを各々のアクセスに用
いる。
例えば今、メモリ３ａのアドレスaiとメモリ３
ｂのアドレスai＋ｎに格納された画像データを読
み出して加算し、その加算データをメモリ３ｃの
アドレスaiに格納することを考えてみる。画像デ
ータの加算処理は演算回路２により行うが、ここ
で演算回路２はその処理時間としてTp時間、か
かるものとし、またその間にコントローラ１から
のメモリ・アドレスがＮ変わるものとすると、も
し、メモリ３ａ，３ｂ，３ｃにアドレス変換回路
が設けられていなければ、メモリコントローラ１
はメモリ３ａに対してアドレスai、メモリ３ｂに
対してアドレスai＋ｎ、メモリ３ｃに対してはai
−Ｎの３種類のメモリ・アドレスを発生しなけれ
ばならない。
ｂのアドレスai＋ｎに格納された画像データを読
み出して加算し、その加算データをメモリ３ｃの
アドレスaiに格納することを考えてみる。画像デ
ータの加算処理は演算回路２により行うが、ここ
で演算回路２はその処理時間としてTp時間、か
かるものとし、またその間にコントローラ１から
のメモリ・アドレスがＮ変わるものとすると、も
し、メモリ３ａ，３ｂ，３ｃにアドレス変換回路
が設けられていなければ、メモリコントローラ１
はメモリ３ａに対してアドレスai、メモリ３ｂに
対してアドレスai＋ｎ、メモリ３ｃに対してはai
−Ｎの３種類のメモリ・アドレスを発生しなけれ
ばならない。
しかし、本装置では各々のメモリ３ａ，３ｂ，
３ｃにおけるアドレス変換回路についてそのセレ
クタ２１のスイツチSWによりメモリ３ａではセ
レクタ２１の出力値が零に、またメモリ３ｂでは
出力値がｎに、また、メモリ３ｃでは出力値がＮ
になるよう予め設定しておき、加算器２２にはメ
モリコントローラ１の出力するメモリ・アドレス
aiをそれぞれ与えると共にシフト量セレクト信号
を与えて各セレクタ２１よりスイツチSWによる
設定値をそれぞれ出力させ、加算器２２に与え、
同時にメモリ３ａ，３ｂでは加算セレクト信号
を、またメモリ３ｃでは減算セレクト信号を与え
て加算器２２のキヤリー入力端子CINに与えるこ
とによりセレクタ２１の出力とメモリ・アドレス
aiとの加減算が成され、メモリ３ａではaiが、ま
たメモリ３ｂではai＋ｎが、そしてメモリ３ｃで
はai−Ｎが各々加算器２２より得られることにな
り、これを実効アドレスとして各々アクセスに用
いる。
３ｃにおけるアドレス変換回路についてそのセレ
クタ２１のスイツチSWによりメモリ３ａではセ
レクタ２１の出力値が零に、またメモリ３ｂでは
出力値がｎに、また、メモリ３ｃでは出力値がＮ
になるよう予め設定しておき、加算器２２にはメ
モリコントローラ１の出力するメモリ・アドレス
aiをそれぞれ与えると共にシフト量セレクト信号
を与えて各セレクタ２１よりスイツチSWによる
設定値をそれぞれ出力させ、加算器２２に与え、
同時にメモリ３ａ，３ｂでは加算セレクト信号
を、またメモリ３ｃでは減算セレクト信号を与え
て加算器２２のキヤリー入力端子CINに与えるこ
とによりセレクタ２１の出力とメモリ・アドレス
aiとの加減算が成され、メモリ３ａではaiが、ま
たメモリ３ｂではai＋ｎが、そしてメモリ３ｃで
はai−Ｎが各々加算器２２より得られることにな
り、これを実効アドレスとして各々アクセスに用
いる。
従つて、メモリ・アドレスがaiのとき、メモリ
３ａからはaiなるアドレスにおける記憶データ
が、またメモリ３ｂからはai＋ｎなるアドレスに
おける記憶データがそれぞれ読み出されて演算回
路２に与えられ、ここで加算されてその演算結果
がTp時間後にメモリ３ｃに与えられることにな
る。
３ａからはaiなるアドレスにおける記憶データ
が、またメモリ３ｂからはai＋ｎなるアドレスに
おける記憶データがそれぞれ読み出されて演算回
路２に与えられ、ここで加算されてその演算結果
がTp時間後にメモリ３ｃに与えられることにな
る。
Tp時間経過の時点ではメモリコントローラ１
の出力するメモリ・アドレスはai＋Ｎとなつてい
るが、メモリ３ｃにおけるアドレス変換回路の出
力する実効アドレスはai＋ＮよりＮだけ差し引い
た値であるため、aiとなり、演算結果はメモリ３
ｃのaiなるアドレスに格納されることになる。
の出力するメモリ・アドレスはai＋Ｎとなつてい
るが、メモリ３ｃにおけるアドレス変換回路の出
力する実効アドレスはai＋ＮよりＮだけ差し引い
た値であるため、aiとなり、演算結果はメモリ３
ｃのaiなるアドレスに格納されることになる。
このように各メモリにアドレス変換回路を設け
て予め与えられた値だけメモリコントローラ１の
出力するメモリ・アドレスに修正を加えてそのメ
モリの真に必要な実効アドレスを得るようにした
ため、メモリコントローラ１は基準となる単一の
メモリ・アドレスを順次発生するようにすれば良
く、メモリコントローラ１は構成が簡単で済むよ
うになる。
て予め与えられた値だけメモリコントローラ１の
出力するメモリ・アドレスに修正を加えてそのメ
モリの真に必要な実効アドレスを得るようにした
ため、メモリコントローラ１は基準となる単一の
メモリ・アドレスを順次発生するようにすれば良
く、メモリコントローラ１は構成が簡単で済むよ
うになる。
また、本装置はスイツチSWを外部コントロー
ル可能な構成とすれば加減算セレクト信号及びシ
フト量セレクト信号は外部より与えて実効アドレ
スの修正の有無の制御を行うことができるので、
各メモリ３ａ，３ｂ，３ｃの各々必要なアドレス
を任意に指定することができる。
ル可能な構成とすれば加減算セレクト信号及びシ
フト量セレクト信号は外部より与えて実効アドレ
スの修正の有無の制御を行うことができるので、
各メモリ３ａ，３ｂ，３ｃの各々必要なアドレス
を任意に指定することができる。
またメモリコントローラ１の出力するメモリ・
アドレスは参照のために用いるような形となるた
め、各メモリではこのメモリ・アドレスに対する
修正量と修正のタイミングを制御することで画像
データの授受対象となる装置の動作速度に合わせ
て必要な実効アドレスを得ることができる。
アドレスは参照のために用いるような形となるた
め、各メモリではこのメモリ・アドレスに対する
修正量と修正のタイミングを制御することで画像
データの授受対象となる装置の動作速度に合わせ
て必要な実効アドレスを得ることができる。
尚、本発明は上記し且つ図面に示す実施例に限
定することなく、その要旨を変更しない範囲内で
適宜変形して実施し得るものであり、例えばアド
レスの修正量（シフト量）を記憶する記憶手段を
設けて、この記憶手段よりアドレス修正量を読み
出して加算器に与えるようにしても良く、この場
合、記憶手段はROM（リードオンリ−メモリ）
やRAM（ランダムアクセスメモリ）或いはラツ
チなどを用いることができ、特にRAMやラツチ
では修正量のデータを任意に書き換え変更するこ
とができるので、汎用性をより高くできる。
定することなく、その要旨を変更しない範囲内で
適宜変形して実施し得るものであり、例えばアド
レスの修正量（シフト量）を記憶する記憶手段を
設けて、この記憶手段よりアドレス修正量を読み
出して加算器に与えるようにしても良く、この場
合、記憶手段はROM（リードオンリ−メモリ）
やRAM（ランダムアクセスメモリ）或いはラツ
チなどを用いることができ、特にRAMやラツチ
では修正量のデータを任意に書き換え変更するこ
とができるので、汎用性をより高くできる。
以上詳述したように本発明は複数の独立したメ
モリ装置を備え、これらのメモリ装置に対してデ
ータの読出し、または書込みを並行して行わせる
ことができる記憶装置において、前記複数のメモ
リ装置に対して共通のメモリ・アドレスを順次発
生するメモリコントローラを備えると共に、前記
メモリ装置は、それぞれ所定容量を持つメモリと
所望の修正量を選択設定するためのセレクタおよ
び前記修正量を前記メモリコントローラからのメ
モリ・アドレスに加算し、実効アドレスとして前
記メモリに出力する演算器とよりなるアドレス変
換手段とより構成し、各メモリ装置ではメモリコ
ントローラより出力された共通のメモリ・アドレ
スをそれぞれのアドレス変換手段に与えると共に
各アドレス変換手段では与えられた修正量分、こ
のメモリ・アドレスに修正を加えて実効アドレス
を得、この実効アドレスにて当該メモリ装置のア
クセスを行うようにしたので、メモリコントロー
ラは一つのメモリ・アドレス信号を発生すれば後
は各々のメモリ装置におけるアドレス変換手段に
より各々のメモリ装置の必要とする実効アドレス
に変換されるので多種のアドレスを一つのメモリ
コントローラにより発生させるようにした従来方
式に比べ構成が簡単となり、また、前記修正量を
制御することにより各々のメモリ装置の必要なア
ドレスを任意に得ることできるなどの特徴を有す
る記憶装置を提供することができる。
モリ装置を備え、これらのメモリ装置に対してデ
ータの読出し、または書込みを並行して行わせる
ことができる記憶装置において、前記複数のメモ
リ装置に対して共通のメモリ・アドレスを順次発
生するメモリコントローラを備えると共に、前記
メモリ装置は、それぞれ所定容量を持つメモリと
所望の修正量を選択設定するためのセレクタおよ
び前記修正量を前記メモリコントローラからのメ
モリ・アドレスに加算し、実効アドレスとして前
記メモリに出力する演算器とよりなるアドレス変
換手段とより構成し、各メモリ装置ではメモリコ
ントローラより出力された共通のメモリ・アドレ
スをそれぞれのアドレス変換手段に与えると共に
各アドレス変換手段では与えられた修正量分、こ
のメモリ・アドレスに修正を加えて実効アドレス
を得、この実効アドレスにて当該メモリ装置のア
クセスを行うようにしたので、メモリコントロー
ラは一つのメモリ・アドレス信号を発生すれば後
は各々のメモリ装置におけるアドレス変換手段に
より各々のメモリ装置の必要とする実効アドレス
に変換されるので多種のアドレスを一つのメモリ
コントローラにより発生させるようにした従来方
式に比べ構成が簡単となり、また、前記修正量を
制御することにより各々のメモリ装置の必要なア
ドレスを任意に得ることできるなどの特徴を有す
る記憶装置を提供することができる。
第１図は本発明の一実施例を示すブロツク図、
第２図はアドレス変更回路の一例を示すブロツク
図である。 １…メモリコントローラ、２…演算回路、３
ａ，３ｂ，３ｃ…メモリ、２１…セレクタ、２２
…加算回路、SW…スイツチ。
第２図はアドレス変更回路の一例を示すブロツク
図である。 １…メモリコントローラ、２…演算回路、３
ａ，３ｂ，３ｃ…メモリ、２１…セレクタ、２２
…加算回路、SW…スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 複数の独立したメモリ装置を備え、これらの
メモリ装置に対してデータの読出し、または書込
みを並行して行わせることができる記憶装置にお
いて、 前記複数のメモリ装置に対して共通のメモリ・
アドレスを順次発生するメモリコントローラを備
えると共に、 前記メモリ装置は、それぞれ所定容量を持つメ
モリと所望の修正量を選択設定するためのセレク
タおよび前記修正量を前記メモリコントローラか
らのメモリ・アドレスに加算し、実効アドレスと
して前記メモリに出力する演算器とよりなるアド
レス変換手段と を備えたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16542982A JPS5956277A (ja) | 1982-09-22 | 1982-09-22 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16542982A JPS5956277A (ja) | 1982-09-22 | 1982-09-22 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956277A JPS5956277A (ja) | 1984-03-31 |
| JPH0471222B2 true JPH0471222B2 (ja) | 1992-11-13 |
Family
ID=15812254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16542982A Granted JPS5956277A (ja) | 1982-09-22 | 1982-09-22 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956277A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124785A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | 画像処理装置 |
| JPS62271180A (ja) * | 1986-05-20 | 1987-11-25 | Sony Corp | デ−タ処理装置 |
| JPS6334659A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
| JPS6334658A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122044A (en) * | 1978-03-15 | 1979-09-21 | Panafacom Ltd | Memory |
| JPS559298A (en) * | 1978-06-29 | 1980-01-23 | Burroughs Corp | External data store memory device |
| JPS5587357A (en) * | 1978-12-23 | 1980-07-02 | Toshiba Corp | Memory circuit device |
-
1982
- 1982-09-22 JP JP16542982A patent/JPS5956277A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54122044A (en) * | 1978-03-15 | 1979-09-21 | Panafacom Ltd | Memory |
| JPS559298A (en) * | 1978-06-29 | 1980-01-23 | Burroughs Corp | External data store memory device |
| JPS5587357A (en) * | 1978-12-23 | 1980-07-02 | Toshiba Corp | Memory circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5956277A (ja) | 1984-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06348826A (ja) | 画像データ値記憶方式 | |
| EP0068882B1 (en) | A crt display device with a picture-rearranging circuit | |
| JPH0471222B2 (ja) | ||
| US6774952B1 (en) | Bandwidth management | |
| EP0740464A1 (en) | Video apparatus with a single multi-port field memory | |
| US5077808A (en) | Method for processing an image by histogram alteration | |
| JP2507361B2 (ja) | 画像情報処理装置 | |
| JP3837306B2 (ja) | 液晶プロジェクタ | |
| JPS5893095A (ja) | メモリアドレス制御装置 | |
| JPH0567203A (ja) | 信号処理用プロセツサ | |
| JP2754589B2 (ja) | ディジタルγ補正回路 | |
| JPS6382530A (ja) | 半導体記憶装置 | |
| KR100188027B1 (ko) | 어드레스 발생회로 | |
| JP2008262707A (ja) | 記憶素子及び記憶方法 | |
| US6806916B1 (en) | Video apparatus with image memory function | |
| JPH02278986A (ja) | 画像信号処理装置 | |
| CA2021046A1 (en) | Method for storing video signal data and apparatus for performing the method | |
| JPH0759077A (ja) | テレビジョンシステム用画像処理装置 | |
| JP2502857B2 (ja) | 信号処理装置 | |
| JPH07319763A (ja) | アドレス変換装置 | |
| JPH0447869A (ja) | フェード処理装置 | |
| JPS59165176A (ja) | 画像処理装置 | |
| JPH0681276B2 (ja) | 画像メモリ装置 | |
| JPH0831983B2 (ja) | 画像縮小処理装置 | |
| JPS595910B2 (ja) | 表示装置 |