JPS6334659A - 画像処理用ｄｍａコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分身〉 本発明は大量の画像データの転送や演算を高速に実行す
ることができるＤ　ＭＡ　（Ｄ　１ｒｅｃｔ　Ｍｅｍｏ
ｒｙＡ　ｃｃｅｓｓ）コントローラに関する。

〈従来の技術〉 赴年、ＬＳＩ技術の進歩により高性能なマイクロプロセ
ソ→ノ゛や大容量のメモリが小型で安価に生産されるよ
うになり、高機能なコンピュータ・システムを安価に構
築できるようになった。

しかし、いくら高機能化されたと言ってらそれを画像処
ｒ！Ｉｉに適用オろ場合に処理速度が不充分であった。

すなイっち、画像データは一般に２次元データを用いる
のでデータ遺は膨大であり（例えば、１画素が８ビット
階調で１画面当り１０２４ＸＩ０２４画素構成の場合１
Ｍバイト）、コンピュータによる従来の逐次的な処理で
は、多大の処理時間を必要とした。従来では、この対策
のために画像処理専用の高速バスを設け、この高速バス
に画像処理専用のハードウェアを接続することで処理の
高速化か行われた。この構成によれば通常のコンピュー
タによる逐次処理に比べて、通常２桁以上の高速化が可
能となる。しかし、このように構成された画像処理専用
ハードウェアは、特定の専用システムにしか適用できず
、一般のマイクロコンピュータ・システムでは使用でき
ないという欠点があった。

さて一方、既に入出力装置←→メモリ間またはメモリ←
→メモリ間の高速なデータ転送を目的としたＤＭＡコン
トローラが各種マイクロプロセッサの周辺ＬＳＩとして
開発されている。これらのＤＭＡコントローラはマイク
ロプロセッサのバスに容易に接続することが可能で、通
常のプログラム転送に比べて１〜２桁程度の高速なデー
タ転送を行わしめるものである。しかし、１次元的な走
査によるアクセス機能しかないので、例えば画像メモリ
中の任はの矩形エリア内だけのデータを転送することは
不可能であり、また演算機能を持っていないため転送デ
ータに対して演算を施すことも不可能であった。

これに対し、出願人等は、高速化を目的にＤＭＡコント
ローラ（例えば特願昭６０−２５７４８４号）を発明し
ているが、例えば、カラー画像のように１枚の画像が複
数の画像メモリで構成されているような場合に対応する
ためには、複雑な処理を必要とした。

〈発明の目的〉 本発明の目的は、前述の従来技術の欠点をなくし、汎用
のコンピュータ・バスに接続可能で、しかも、コンピュ
ータの！次元アドレス空間に配置された複数の画像メモ
リに対して、２次元的走査による画像データの転送およ
び演算などを高速に実行し、かつ、各データの大小関係
、等値関係などの比較や、演算結果に基づく転送条件や
、転送先アドレスの変更などを同時に高速に実行するこ
とのできるＤＭＡコントローラを提供することにある。

〈発明の構成〉 上記目的を達成するため、本発明の画像処理用ＤＭＡコ
ントローラは、コンピュータの中央処理装置およびメモ
リが夫々接続されるコンピュータ・バスに接続され、上
記メモリに対して２次元的なアドレス走査により、指定
したアドレス間隔でアドレス信号を発生するアドレス発
生手段と、バス信号発生手段と、上記メモリからアクセ
スされたデータに対して演算を施す演算手段と、演算結
果を一時的に記憶する３ｔ！憶手段と、演算結果を」−
記メモリに書き込む書き込み手段と、上記演算結果に基
づいて上記書き込み手段を制御する書き込み制御手段と
を具備して、上記アドレス発生手段により、複数の画像
の指定した矩形領域に対し、２次元的なアドレス走査に
よるアドレス信号を順次発生させ、上記複数画像の対応
するデータを順次上記演算手段に取り込み、上記演算手
段において、上記複数画像の対応する複数のデータに対
して種々の演算を施こして複数の演算結果の間の比較や
、指定した値との比較を行い、上記書き込み制御手段に
おいて、上記演算結果と、上記比較結果とを予め指定し
ておいた条件と比較して、書き込み手段を制御するよう
にしたことを特徴屈している。

〈実施例〉 以下に本発明の一実施例を図面を用いて詳説する。

第１図は本発明の画像処理用ＤＭＡコントローラの一実
施例を示すブロック構成図である。第１図に示すＤＭＡ
コントローラは、書き込み手段であるバス・インターフ
ェース１を介してコンピュータ・バスＢに接続される。

バス・インターフェースｌは対象とするコンピュータ・
バスＢの仕様を満足するように設計され、アドレスバス
・バッファ２、データバス・バッファ３、コントロール
・バスバッファ４、コントロールバス・ロジック５等の
回路で構成される。上記アドレスバス・バッファ２、デ
ータバス・バッファ３およびコントロール・バスバッフ
ァ４の大部分は双方向の人出力およびトライステート出
力が可能なように、かつ、バス・マスクまたはバス・ス
レーブとして機能するように設計されている。

このＤＭＡコントローラは、通常バス・スレーブとなっ
ており、ホストコンピュータから種々のデータ情報や命
令、制御情報を受は取る。これらのデータはバス・イン
ターフェース１を介して５己憶手段であるレジスタ群８
．９、ｌ０１１３に書き込まれる。このＤＭＡコントロ
ーラはホストコンピュータからの転送開始命令を受ける
ことによって動作を開始し、バスの使用権の獲得を確認
してからバス・マスクとなる。そして、ポストコンピュ
ータによって予め指定されたデータ転送および演算をバ
ス・マスクとなって実行し終わると、割込信号をバス・
インターフェース１を介して発するか、または終了フラ
グを立て、再びバス・スレーブとなる。

第１図の回路において、アドレス発生手段であるアドレ
ス発生部７は、バス信号発生手段であるタイミング・コ
ントローラ６の与えるタイミング信号に従って、２次元
的な走査でメモリを順次アクセスするためのアドレスを
発生する。

いま、第２図に示すように、水平方向の幅Ｘ、垂直方向
の幅Ｙの画面２０１（左上の先頭アドレスをＰｓｏとす
る。）、ならびに同じ大きさの別画面２０２，２０３（
左上の先頭アドレスをＰｓ、、Ｐｓ２とする。）におい
て、任意の矩形領域２１１゜２１２および２＋３（２１
２，２１３は２＋１に対応する位置にあり、大きさは同
一）内の点Ｐ＋（＋。

ｊ）のアドレスは、メモリの物理的アドレスが水平方向
に１次元的に順次並んでいるような構成のものであれば
、 Ｐ、のアドレス：　Ａｄｒ＋　＝　Ｐ　ｏ＋　ｊ−Ｘ　
＋　ｉ（ただし、０≦ｉ≦ΔＸ、０≦ｊ≦ΔＹ）　・・
■また、点Ｐ　ｚ（ｉ、　Ｊ）、　Ｐ　３（１，ｊ）の
アドレスはΔＰｓｏｌ＝Ｐｓ＋　　ＰＳｏ　　　　　　
　　　　’・■ΔＰ　５Ｏ２＝Ｐ　Ｓ２Ｐ　Ｓｏ　　　
　　　　　　　　・■とすると、それぞれ Ｐ２のアドレス：　Ａｄｒ２＝Ａｄｒ＋＋ΔＰ３０．、
、、■Ｐ３のアドレス：　Ａｄｒ３＝Ａｄｒ＋＋八Ｐ　
Ｓｏｔ”’■となる。

ここで、アドレス発生部７には、簡易な演算機能を持た
せてあり、予めホストコンピュータからレジスタ群８に
、上記Ｐ。、ｘ、ΔＸ、ΔＰｓｏ、およびΔＰＳＯ２等
の情報を、レジスタ群９に上記Ｙ。

ΔＹ等の情報をそれぞれ書き込んでおき、それらの情報
を用いて演算を行い、かつ、演算のタイミングを制御す
ることにより、圧機の矩形領域およびそれに対応する複
数画面の領域を走査するためのアドレス情報を高速に生
成する。

このアドレス発生部７のブロック図を第３図に示す。レ
ジスタ３０１および３０２には、転送元の矩形領域の先
頭アドレスＰ。Ｓと転送先の先頭アドレスＰ。Ｄを格納
しており、レジスタ３０３および３０４にはそれぞれ転
送元および転送先の画面の水平方向の幅ＸｓおよびＸＤ
が、レジスタ３０５および３０６にはそれぞれ水平方向
への増減アドレス単位ＵｓおよびＵＤが与えられろ。

マルチプレクサ３０７，３０８，３０９，３１９はアド
レス演算か転送元か転送先かによりそれぞれ切換えられ
る。レジスタ３２０，３２１，３２２は、同一構成の複
数枚の画像を扱う場合、（例えば、カラー画像の場合、
通常Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３成分に分けて、
１枚の画像を同じ大きさの３枚の画像メモリで表現する
。）各画像のオフセット値（前記ΔＰＳＯ＋、ΔＰ！３
０２など）を格納する。

ラッチ３１３，３１４，３１５，３１６および３２３は
アドレス計算の途中結果を一時的に記憶するためのもの
であり、ラッチ３１３，３１４は転送元、ラッチ３１５
，３１６は転送先のアドレスの計算途中の値を保持する
。さらにマルチプレクサ３１０，３１１，３１７．３１
８および３２４の切換え、およびラッチ３１３，３１．
４，３１５．３１６，３２３への書き込み信号を適当に
制御すれば、乗算器がなくてら０式のアドレス演算を行
うことかできる。この場合、対象とする矩形領域内にお
いては、例えば、第１１図に示すようなアドレス走査が
行われる。また、レジスタ３２０゜３２１，３２２に設
定しておいたオフセット値により、複数画像のアドレス
を順次発生させることができる。発生順序としては、例
えば、第２図において、Ｐ　＋（５ｊ）、　Ｐ　ｔ（＋
、ｊ）、　Ｐａ（ｉ、　ｊ）。

Ｐ＋（ｉ＋ｌ、　Ｄ、　　Ｐｚ（ｉ＋１．　ｊ）、　Ｐ
３（ｉ＋Ｌ、　ｊ）、、、、。

となる。これは転送元、転送先それぞれのアドレスにつ
いて、同様に処理する。また、レジスタへの設定値を変
えることにより、第４図の他、７種（矩形領域の４偶か
ら上下方向に走査する４種と、下辺の２つの隅から水平
方向へ左と右への走査する２種と、上辺の右隅から水平
方向左への走査する１種）の走査方向のアドレス計算ら
容易に可能である。（特願昭６０−２５７４８３号）以
上の処理により算出されるアドレスはバス・インターフ
ェースｌを介してコンピュータ・バスＢを通し、画像メ
モリをアクセスする。転送元の画像データは、上記アド
レスのアクセスにより、バス・インターフェースｌを介
して演算手段である演算部１１内のラッチに取り込まれ
る。そして、演算部１１で目的に応じた演算を行い、転
送先へ演算結果を転送する。

演算部ＩＩの一実施例のブロック図を第５図に示す。ラ
ンチ５０１，５０２，５０３には、上記アドレスのアク
セスにより取り込まれた画像データが格納される。また
、ラッチ５０４は演算の途中結果を一時的に格納する。

マルチプレクサ５０５により、上記４つのラッチ内のデ
ータの内１つが選択され、下へ送られる。ルックアップ
テーブル５０９はランダムアクセスメモリ（ＲＡ　Ｍ）
で構成され、予め目的とずろデータを格納しておく。

ビットシフタ５１０は、バレルシフタで構成すると高速
でビットシフト操作が行える。比較器５０７および算術
論理ユニット（以下、ＡＬＵという。）５０８は共に２
人力であるが、一度、ラッチ５０６に被演算データを格
納しておき、さらに、続いてマルチプレクサ５０５より
送られるデータと比較演算が行える。ＡＬＵ５０８、ル
ックアップテーブル５０９、ビットシフタ５１０などの
出力はマルチプレクサ５１１により選択され、演算結果
データとして出力される。また、演算が複雑なものであ
る場合は、マルチプレクサ５１１の出力を再びラッチ５
０４に格納することにより、何度もＡＬＵ５０８、ルッ
クアップテーブル５０９等を通すことが可能である。さ
らに、比較器５０７の結果の信号５１２は、書き込み制
御手段である書き込み条件判定部１２に送られ、転送先
へ演算結果を書き込むか書き込まないかの判断を行う。

さらに、演算部１１の他の実施例のブロック図を第６図
に示す。上記アドレス発生により取り込まれる転送元の
画像データは、ラッチ６０１，６０３．６０５に格納さ
れる。第６図は２つのラッチ（例えば６０１．６０２）
と２つのマルチプレクサ（例えば６０７，６１９）と、
それらのマルチプレクサの間のルックアップテーブル（
例えば６１０）、ビットンフタ（例えば６１１）および
ＡＬＵ（例えば６１６）で構成されるブロックが３組組
み合わされ、各組の出力かマルチプレクサ６２２に入力
された形となっている。各ブロックは、第５図と同様に
ルックアップテーブル、ピットンフタ、ＡＬＵにより演
算を行い、複雑な演算はラッチ（例えば６０２）に一時
格納することにより何度も演算を繰り返すことが可能に
なっている。また、各ブロックのＡＬＵは３人力となっ
ており、それぞれ、１也２つのブロックのデータを入力
させることができ、複数の画像データ間にまたがる演算
が可能となる。（例えば、カラー画像の色処理を行うよ
うな場合、ラッチ６０１，６０３，６０５にそれぞれＲ
，Ｇ、Ｂ各成分を取り込み、演算を施すことにより、例
えば、色相や彩度などを求めることかできる。）さらに
、第６図のデータＰＩ、Ｐ２゜Ｐ３は、比較器に入力す
ることにより、上記書き込み制御手段１２の判断基準と
することができる。

次に、ＤＭＡコントローラを用いた場合のシステム全体
での処理速度について説明する。上記ＤＭＡコントロー
ラは、第７図に示すように、コンピュータのＣＰＵ（中
央処理装置）、ＲＡＭ（ランダムアクセスメモリ）か夫
々接続されるコンピュータ・バスＢに接続して使用され
、このバスを介してデータ転送が行われる。また、上記
ＤＭＡコントローラの内部では専用ハードウェアにより
種々の演算が高速に行われろ。したがって、第７図にお
いて上記Ｄ　Ｍ　Ａコントローラを用いた場合のシステ
ム全体でのデータ転送および演算の速度は、主にバス仕
様によって決まるデータ転送速度あるいは使用されるメ
モリのアクセス時間により決まる。しかし、上記ＤＭＡ
コントローラは専用の２次元アドレス発生機能および演
算機能をハードウェアとして備えるので、従来のコンピ
ュータによる逐次処理に比べて、１〜２桁以上の処理の
高速化が可能となる。なお、これまでメモリーメモ９間
のデータ転送について述べたが、本発明のＤＭＡコント
ローラに通常のＤＭＡコントローラのような入出力装置
←→メモリ間のデータ転送機能を付加することも勿論可
能である。

〈発明の効果〉 以上より明らかなように、本発明の画像処理用ＤＭＡコ
ントローラは、アドレス発生手段により、複数の画像の
指定した矩形領域に対し、２次元的なアドレス走査によ
るアドレス信号を順次発生させ、演算手段において、上
記複数画像の対応する複数のデータに対し、種々の演算
手段を施し、複数の演算結果の間の比較や、指定した値
との比較を行い、書き込み制御手段により、上記演算結
果と、上記比較結果とを予め指定しておいた条件と比較
して書き込み手段を制御するので、従来の一般的なコン
ピュータ・バスに接続するだけで、画像データ転送、画
像変換、画像間演算等を非常に高速に行うことができ、
さらにＩＶ数両画像間の演算が容易であり、カラー画像
などの色処理も高速かつ容易にできる。まｆこ、本発明
のＤＭＡコントローラは回路をｌデツプＬＳＩ化して汎
用マイクロプロセッサ（例えば、インテル社８０８６や
モトローラ社Ｍ０６８０００等）のバスに接続すること
ら可能であり、回路をＩボード化してマルチパス等の汎
用バスに接続することら可能である。

したがって、本発明のＤ　Ｍ　Ａコントローラは従来装
置構成への適用が容易てあり、システムのコンパクト化
等にも有効である。

【図面の簡単な説明】

第１図は本発明に係るＤＭＡコントローラの一実施例の
ブロック構成図、第２図はメモリの矩形領域内の画素の
アドレスを説明するための説明図、第３図はアドレス発
生部の一実施例を示すブロック構成図、第４図は複数画
像における２次元的なアドレス走査を説明するための説
明図、第５図、第６図は夫々演算部の一実施例を示すブ
ロック構成図、第７図は全体のシステム構成図である。 ■・・・バス・インターフェース、 ２・・アドレスバス・バッファ、 ３・・・データバス・バッファ、 ４・・・コントロール・バス・バッファ、５・・コント
ロールバス・ロジック、 ６・・タイミング・コントローラ、 ７・・・アドレス発生部、 ８．９，１０．１３・・・レジスタ群、１１・・・演算
部、Ｉ２・・・書き込み条件判定部、 ２０１．２０２，２０３・・画像メモリ、２１１．２１
２．２１３・・・矩形領域、３０１．３０２，３０３，
３０１Ｉ、３０５．３０Ｇ。 ３２０．３２１，３２２・・・レジスタ、３０７．３０
８，３０９，３１０，３１　！、、３１７．　　．３１
８．３１９．３２＝１，５０５，５１１，６０７゜６０
８．６０９，６１９，６２０，６２１．６２２−マルチ
プレクサ、 ３１２．３２５，５０８，６１６，６１７．６１８・・
ＡＬＵ。 ３１３．３１４，３１５，３１６，３２３．５０１，５
０２．５０３，５０４，５０６，６０１，６０２，６０
３．６０４，６０５，６０６・・・ラッチ、５０７・・
・比較器、 ５０９．６１０，６１２，６１４．・・ルックアップテ
ーブル、 ５１０．６１１．６１３．ｆ３１５・ビソトンフト、５
１２・・比較結果を表わす信号、 ６２３　演算結果データ。 特　許　出　願　人　　ノヤープ味式会社代　理　人　
弁理士　　、１を山　葆はが２名１　ト１ ｆ！１２図 嘴３− ■ アドレス 第４門 第７図

Claims (1)

【特許請求の範囲】
1. （１）コンピュータの中央処理装置およびメモリが夫々
   接続されるコンピュータ・バスに接続され、上記メモリ
   に対して２次元的なアドレス走査により、指定したアド
   レス間隔でアドレス信号を発生するアドレス発生手段と
   、バス信号発生手段と、上記メモリからアクセスされた
   データに対して演算を施す演算手段と、演算結果を一時
   的に記憶する記憶手段と、演算結果を上記メモリに書き
   込む書き込み手段と、上記演算結果に基づいて上記書き
   込み手段を制御する書き込み制御手段とを具備して、上
   記アドレス発生手段により、複数の画像の指定した矩形
   領域に対し、２次元的なアドレス走査によるアドレス信
   号を順次発生させ、上記複数画像の対応するデータを順
   次上記演算手段に取り込み、上記演算手段において、上
   記複数画像の対応する複数のデータに対して種々の演算
   を施こして複数の演算結果の間の比較や、指定した値と
   の比較を行い、上記書き込み制御手段において、上記演
   算結果と、上記比較結果とを予め指定しておいた条件と
   比較して、書き込み手段を制御するようにしたことを特
   徴とするＤＭＡコントローラ。