JPS60254378A - 情報転送装置 - Google Patents
情報転送装置Info
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- JPS60254378A JPS60254378A JP59111908A JP11190884A JPS60254378A JP S60254378 A JPS60254378 A JP S60254378A JP 59111908 A JP59111908 A JP 59111908A JP 11190884 A JP11190884 A JP 11190884A JP S60254378 A JPS60254378 A JP S60254378A
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- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 9
- 230000000717 retained effect Effects 0.000 description 3
- 102100029968 Calreticulin Human genes 0.000 description 1
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 1
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は情報処理装置のメモリ間データ転送機構に於い
て、ソース側の情報をその配列や形を変えてデスティネ
ーション側に移す際に用いられる情報転送装置に関する
。
て、ソース側の情報をその配列や形を変えてデスティネ
ーション側に移す際に用いられる情報転送装置に関する
。
近年、電子計算機の記憶装置（主メモリ）の一部を表示
のためのフレームメモリとし、その記憶内容を表示タイ
ミングに合わせて順次読み出し、ＣＲＴ等の表示器に表
示する構成とした電子計算機と表示装置とを密に結合さ
せたワークステーションが種々開発されている。このよ
うな装置では、フレームメモリと他のメモリとの間で情
報を高速に転送するためにＤＭＡ’ （ＤｉｒｅｃｔＭ
ｅｍｏｒｙ Ａｃｃｅｓｓ ）と呼ばれる機構が広く使
われている。しかし、これらのＤＭＡは、指定した第１
の番地から、指定した長さくデータ長）だけ順次記憶内
容を読み出し、指定した第２の番地から順次連続して書
き込むといった一次元的アドレス制御の情報転送機能を
もつか、又は、上記−次元的アドレス制御の情報転送動
作を複数回連続して繰シ返すことで二次元的アドレス制
御の情報転送動作をさせるべく、前記第１の番地と、長
さくデータ長）と、第２の番地と、第１の番地から次の
転送開始番地までの差と、上記回数とをそれぞれ指定し
て実現される二次元的アドレス制御の情報転送機能を持
っている。
のためのフレームメモリとし、その記憶内容を表示タイ
ミングに合わせて順次読み出し、ＣＲＴ等の表示器に表
示する構成とした電子計算機と表示装置とを密に結合さ
せたワークステーションが種々開発されている。このよ
うな装置では、フレームメモリと他のメモリとの間で情
報を高速に転送するためにＤＭＡ’ （ＤｉｒｅｃｔＭ
ｅｍｏｒｙ Ａｃｃｅｓｓ ）と呼ばれる機構が広く使
われている。しかし、これらのＤＭＡは、指定した第１
の番地から、指定した長さくデータ長）だけ順次記憶内
容を読み出し、指定した第２の番地から順次連続して書
き込むといった一次元的アドレス制御の情報転送機能を
もつか、又は、上記−次元的アドレス制御の情報転送動
作を複数回連続して繰シ返すことで二次元的アドレス制
御の情報転送動作をさせるべく、前記第１の番地と、長
さくデータ長）と、第２の番地と、第１の番地から次の
転送開始番地までの差と、上記回数とをそれぞれ指定し
て実現される二次元的アドレス制御の情報転送機能を持
っている。
しかし、これらのＤＭＡによる転送では、ソース側の情
報がデスティネーション側に同一ノ配列で同じ形にコビ
イされる結果となるため、ソース側の情報を配列や形を
変えてデスティネーション側に移す場合にはＤＭＡが使
えず、その結果、転送時間が長くなるという欠点があっ
た。
報がデスティネーション側に同一ノ配列で同じ形にコビ
イされる結果となるため、ソース側の情報を配列や形を
変えてデスティネーション側に移す場合にはＤＭＡが使
えず、その結果、転送時間が長くなるという欠点があっ
た。
本発明は上記実情に鑑みなされたもので、ソース側の情
報を配列や形を任意に変えてデスティネーション側に転
送する二次元的アドレス制御による情報転送機能をもつ
ＤＭＡを実現でき、ソース側の情報を配列や形を変えて
デスティネーション側に高速に転送できることから、例
えば主メモリの一部の領域をフレームメモリとして用い
るワークステーションに於いて、高速表示制御機能を容
易に実現することのできる情報転送装置を提供すること
を目的とする。
報を配列や形を任意に変えてデスティネーション側に転
送する二次元的アドレス制御による情報転送機能をもつ
ＤＭＡを実現でき、ソース側の情報を配列や形を変えて
デスティネーション側に高速に転送できることから、例
えば主メモリの一部の領域をフレームメモリとして用い
るワークステーションに於いて、高速表示制御機能を容
易に実現することのできる情報転送装置を提供すること
を目的とする。
本発明は、転送開始アドレス、アドレス歩進値、アドレ
ススキップ値、転送エリアの横方向長さ及び縦方向長さ
、横方向長さに対する減算値及び縦方向長さに対する減
算値、横方向倍率基数及び縦方向倍率基数、横方向倍率
変数及び縦方向倍率変数等の転送制御情報をソース側及
びデスティネーション側に対してそれぞれ保持する保持
手段と、上記保持された転送制御情報の転送開始アドレ
スとアドレス歩進値又はアドレススギツノ値とを加算又
は減算する第１の演算手段と、上記保持された転送制御
情報の横方向長さ及び縦方向長さからこれに対応する減
算値を減算する第２の演算手段と、上記保持された転送
制御情報の横方向倍率基数及び縦方向倍率基数とこれに
対応する倍率変数を加算する第３の演算手段とをもち、
上記第２及び第３の演算手段によって得られた演算結果
値をもとに上記第１の演算手段を制御し、て、そのアド
レス情報に従いソース側からデスティネーション側へ情
報を転送する構成としたもので、これにより、ソース側
の情報を配列や形を変えてデスティネーション側に転送
する二次元的アドレス制御による情報転送機能をもつＤ
ＭＡが実現でき、例えば主メモリの一部の領域をフレー
ムメモリと１２で用いるワークステーションに於いて、
高速表示制御機能を容易に実現できる。
ススキップ値、転送エリアの横方向長さ及び縦方向長さ
、横方向長さに対する減算値及び縦方向長さに対する減
算値、横方向倍率基数及び縦方向倍率基数、横方向倍率
変数及び縦方向倍率変数等の転送制御情報をソース側及
びデスティネーション側に対してそれぞれ保持する保持
手段と、上記保持された転送制御情報の転送開始アドレ
スとアドレス歩進値又はアドレススギツノ値とを加算又
は減算する第１の演算手段と、上記保持された転送制御
情報の横方向長さ及び縦方向長さからこれに対応する減
算値を減算する第２の演算手段と、上記保持された転送
制御情報の横方向倍率基数及び縦方向倍率基数とこれに
対応する倍率変数を加算する第３の演算手段とをもち、
上記第２及び第３の演算手段によって得られた演算結果
値をもとに上記第１の演算手段を制御し、て、そのアド
レス情報に従いソース側からデスティネーション側へ情
報を転送する構成としたもので、これにより、ソース側
の情報を配列や形を変えてデスティネーション側に転送
する二次元的アドレス制御による情報転送機能をもつＤ
ＭＡが実現でき、例えば主メモリの一部の領域をフレー
ムメモリと１２で用いるワークステーションに於いて、
高速表示制御機能を容易に実現できる。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図に於いて、１１は装置全体の制御を司るマイクロプ
ロセッサ（μ−Ｐ）であり、１２はマイクログロセ、、
ザ１１のプログラム、及び表示情報の記憶等に供される
主メモ’Ｊ （ＭＥＭ ）である。１３は主メモリ１２
とビットマッグメモＩＪ （ＢＭＭ ） １４との間の
情報の転送制御を行なう本発明の要旨とするところの情
報転送装置（ＤＴ）である。１５は表示のタイミングに
四ル３して、順次、ビットマツプメモリ１４から情報を
読み出し、表示器１６に送出する表示制御装置（ＣＲＴ
Ｃ）、１６は表示制御装置Ｉ５の制御の下に文字、図形
等を表示する表示器（ＣＲＴ ）である。１７はシステ
ムアドレスをビットマツプメモリ１４に与えるためのド
ライバ（Ｄ）、１８は表示情報をビットマツプメモリ１
４に入出力するためのドライバ（Ｉ））である。１０１
はシステムアドレスバス、１０２はシステムデータバス
、１０３はビットマツプメモリ１４のアドレスバス、１
０４は同データバスである。
１図に於いて、１１は装置全体の制御を司るマイクロプ
ロセッサ（μ−Ｐ）であり、１２はマイクログロセ、、
ザ１１のプログラム、及び表示情報の記憶等に供される
主メモ’Ｊ （ＭＥＭ ）である。１３は主メモリ１２
とビットマッグメモＩＪ （ＢＭＭ ） １４との間の
情報の転送制御を行なう本発明の要旨とするところの情
報転送装置（ＤＴ）である。１５は表示のタイミングに
四ル３して、順次、ビットマツプメモリ１４から情報を
読み出し、表示器１６に送出する表示制御装置（ＣＲＴ
Ｃ）、１６は表示制御装置Ｉ５の制御の下に文字、図形
等を表示する表示器（ＣＲＴ ）である。１７はシステ
ムアドレスをビットマツプメモリ１４に与えるためのド
ライバ（Ｄ）、１８は表示情報をビットマツプメモリ１
４に入出力するためのドライバ（Ｉ））である。１０１
はシステムアドレスバス、１０２はシステムデータバス
、１０３はビットマツプメモリ１４のアドレスバス、１
０４は同データバスである。
第２図は上記第１図に示す情報転送装置の構成を示すブ
ロック図である。第２図に於いて、２１．２２．２３は
それぞれ図示されていない指示信号により加算又は減算
を行なう演算器である。２４は外部に出力するアドレス
値を保持するファイル、２５はアドレスの歩進値を保持
するファイルである。２１０は演算器２１の出力、又は
データバス１０．２上の情報をセレクトシテファイル２
４に書き込むためのデータセレクタ、２１１はファイル
２４のアドレスを制御するアドレス変換器、２１２けデ
ータバス１０２上のデータをファイル２５に入力するた
めのレジスタ、２１３はファイル２５のアドレスを制御
するアドレス変換器でアル。
ロック図である。第２図に於いて、２１．２２．２３は
それぞれ図示されていない指示信号により加算又は減算
を行なう演算器である。２４は外部に出力するアドレス
値を保持するファイル、２５はアドレスの歩進値を保持
するファイルである。２１０は演算器２１の出力、又は
データバス１０．２上の情報をセレクトシテファイル２
４に書き込むためのデータセレクタ、２１１はファイル
２４のアドレスを制御するアドレス変換器、２１２けデ
ータバス１０２上のデータをファイル２５に入力するた
めのレジスタ、２１３はファイル２５のアドレスを制御
するアドレス変換器でアル。
２６は二次元的配列構造をもつ転送データの横方向と縦
方向の長さを保持するファイル、２１４は演算器２２の
出力、又はデータバス１０２上からの情報をセレクトし
２てファイル２６に書き込むためのデータセレクタであ
る。２１５はファイル２６のアドレスを制御するアドレ
ス変換器である。２７はレングス減算値を保持するファ
イルである。２１６はデータバス１０２上のデータをフ
ァイル２７に入力するためのレジスタ、２１７はファイ
ル２７のアドレスを制御するアドレス変換器である。
方向の長さを保持するファイル、２１４は演算器２２の
出力、又はデータバス１０２上からの情報をセレクトし
２てファイル２６に書き込むためのデータセレクタであ
る。２１５はファイル２６のアドレスを制御するアドレ
ス変換器である。２７はレングス減算値を保持するファ
イルである。２１６はデータバス１０２上のデータをフ
ァイル２７に入力するためのレジスタ、２１７はファイ
ル２７のアドレスを制御するアドレス変換器である。
２８は倍率に対応してアドレスの歩進を制御する信号を
作る倍率基数を保持するファイルである。２９は倍率変
数を保持するためのファイルである。２１８は演算器２
３の出力、又はアフタバス１０２上の情報をセレクトし
てファイル２８に書き込むためのデータセレクタである
。
作る倍率基数を保持するファイルである。２９は倍率変
数を保持するためのファイルである。２１８は演算器２
３の出力、又はアフタバス１０２上の情報をセレクトし
てファイル２８に書き込むためのデータセレクタである
。
２１９はファイル２８のアドレスを制御するアドレス変
換器である。２２０はデータバス１０２上のデータをフ
ァイル２９に入力するだめのレジスタ、２２１は７アイ
ル２９のアドレスを制御するアドレス変換器である。
換器である。２２０はデータバス１０２上のデータをフ
ァイル２９に入力するだめのレジスタ、２２１は７アイ
ル２９のアドレスを制御するアドレス変換器である。
２２２はアドレス値を出力する演算器２１の出力を保持
しアドレスバス１０１上に出力するためのアドレスホー
ルドレジスタである。２２４は演算器２２，２３、及び
データバス１０２を介してマイクロプロセッサ１１から
与えられる情報を外部入力とし、上記各ファイル２４゜
２５、・・・２９に対して、シーケンシャルアドレスと
条件信号をそれぞれラインＬ１ ＋ Ｌｚを介して与え
る制御部である。２２４はデータバス１０２上に入出力
されるデータを一時保持するためのレジスタである。
しアドレスバス１０１上に出力するためのアドレスホー
ルドレジスタである。２２４は演算器２２，２３、及び
データバス１０２を介してマイクロプロセッサ１１から
与えられる情報を外部入力とし、上記各ファイル２４゜
２５、・・・２９に対して、シーケンシャルアドレスと
条件信号をそれぞれラインＬ１ ＋ Ｌｚを介して与え
る制御部である。２２４はデータバス１０２上に入出力
されるデータを一時保持するためのレジスタである。
上記各ファイル２４〜２９の構造を第３図に示し、その
各エントリイの記号、及び内容を表−１に示す。尚、図
中、Ｘ印を付した記号部分については、ワーク用と１．
てぃ動作中に使用される。
各エントリイの記号、及び内容を表−１に示す。尚、図
中、Ｘ印を付した記号部分については、ワーク用と１．
てぃ動作中に使用される。
第４図及び第一５〜図はそれぞれ上記実施例の動作を説
明するためのも−ので、第４図はソース側及びデスティ
ネーション側のアドレＺ操作例を示す図、第５図（ａ）
乃至（、）はそれぞれ動作シーケンスをボす図である。
明するためのも−ので、第４図はソース側及びデスティ
ネーション側のアドレＺ操作例を示す図、第５図（ａ）
乃至（、）はそれぞれ動作シーケンスをボす図である。
ここで図面を参照して一実施例の動作を説明する。
先ず第１図を参照して動作の概要を説明する。
マイクロプロセッサ１１は情報転送装置１３に対して、
転送に必要な、先頭アドレスと、その歩進値、及びスキ
ップ値、転送エリアの横方向長さ、及び縦方向長さ、横
及び縦に関する長さの減算値、横及び縦の倍率の基数と
変数等の転送制御情報をそれぞれソース及びデスティネ
ーションの双方について、所定のエントリイに出力する
。その後、転送の起動金かける。ここでは倍率が×１（
等倍）の転送について説明する。
転送に必要な、先頭アドレスと、その歩進値、及びスキ
ップ値、転送エリアの横方向長さ、及び縦方向長さ、横
及び縦に関する長さの減算値、横及び縦の倍率の基数と
変数等の転送制御情報をそれぞれソース及びデスティネ
ーションの双方について、所定のエントリイに出力する
。その後、転送の起動金かける。ここでは倍率が×１（
等倍）の転送について説明する。
又、ここでは、ソースを主メモリ１２、デスティネ−シ
ョンケビ１１．”トマッゾメモリ１４とする。
ョンケビ１１．”トマッゾメモリ１４とする。
情報転送装置１３は、主メモリ１２の指定された番地か
らデータを読み出し、このデータをビットマ・ノブメモ
リ１４の指定された番地へ格納する。このデータ転送毎
に、ソース、デスティネＬジョン共に、横方向長さがデ
ータ転送単位に応じた上記減算値だけ減算され、その減
算結果が零（０）でなければ、ソース、及びデスティネ
ーションのアドレスに夫々のアドレス歩進値が加算され
て出力される。この和のアドレス値は再び所定のエント
リイに格納される。このような動作が横方向長さ分の転
送終了まで、即ち横方向長さの減算結果値が零（０）に
なるまで繰返される。
らデータを読み出し、このデータをビットマ・ノブメモ
リ１４の指定された番地へ格納する。このデータ転送毎
に、ソース、デスティネＬジョン共に、横方向長さがデ
ータ転送単位に応じた上記減算値だけ減算され、その減
算結果が零（０）でなければ、ソース、及びデスティネ
ーションのアドレスに夫々のアドレス歩進値が加算され
て出力される。この和のアドレス値は再び所定のエント
リイに格納される。このような動作が横方向長さ分の転
送終了まで、即ち横方向長さの減算結果値が零（０）に
なるまで繰返される。
ここで、ソース側にて上記減算結果値が零（０）に々る
と、マイクロプロセッサ１１によシ指定された先頭アド
レスにアドレススキッゾ値が加算され、その和のアドレ
ス値が次の初期値（先頭アドレス）として保持される。
と、マイクロプロセッサ１１によシ指定された先頭アド
レスにアドレススキッゾ値が加算され、その和のアドレ
ス値が次の初期値（先頭アドレス）として保持される。
又、同時に、横方向長さもマイクロプロセッサ１ノによ
って、°指定された値が初期値として再設定される。更
に、縦方向長さに対しても、その減算がなされ、減算値
が所定のエン） ＩＪイに格納される。この際、縦方向
の減算結果値が零（０）で々ければ、上記動作が繰返さ
れる。
って、°指定された値が初期値として再設定される。更
に、縦方向長さに対しても、その減算がなされ、減算値
が所定のエン） ＩＪイに格納される。この際、縦方向
の減算結果値が零（０）で々ければ、上記動作が繰返さ
れる。
一方、デスティネーション側に於いてもソース側と同様
の動作が行なわれる。
の動作が行なわれる。
以上のようにして、情報転送装置１３により、ン〜ス側
、及びデスティネーション側の各メモリアドレスが制御
され、ソース側の主メモリ１２から読み出された情報が
デスティネーション側のビットマツプメモリ１４に格納
される。この様子を第４図に示している。
、及びデスティネーション側の各メモリアドレスが制御
され、ソース側の主メモリ１２から読み出された情報が
デスティネーション側のビットマツプメモリ１４に格納
される。この様子を第４図に示している。
尚、情報の読み出し制御部、及び書き込み制御部につい
ては図示せず省略しである。
ては図示せず省略しである。
次に倍率のかかった情報転送について説明する。この際
は、倍率基数値と変数値の加算の結果、キャリイが出た
際、これがアドレス歩進の条件となることが、上述した
ような等倍転送と異なる点であシ、それ以外の動作は全
く同様でおる。
は、倍率基数値と変数値の加算の結果、キャリイが出た
際、これがアドレス歩進の条件となることが、上述した
ような等倍転送と異なる点であシ、それ以外の動作は全
く同様でおる。
ここで、第２図及び第５図を参照して情報転送装置１３
の詳細な動作を説明する。
の詳細な動作を説明する。
第５図（ａ）はソース側、及びデスティネーション側の
各アドレスが順次アドレス歩進されてゆく動作例を示し
たもので、ライ、ンＬ１を介して与えられるシーケンス
アドレスがＯ〜７迄変比変化いる。Ａ１〜Ａ６は各ファ
イル２４〜２９のアドレス変換器２１７ 、２１３ 、
２１５，２１７゜２１９．２２２の出力値で、実際にフ
ァイルに与えられるアドレスである。たとえば、アドレ
ス変換器２１１の出力値Ａ１は、〔０→Ｏ→４→４→２
２→６→６〕と変化している。又、括弧内のアドレスは
使われず、ファイルの出力が零（０）となる場合である
ことを表わしている。
各アドレスが順次アドレス歩進されてゆく動作例を示し
たもので、ライ、ンＬ１を介して与えられるシーケンス
アドレスがＯ〜７迄変比変化いる。Ａ１〜Ａ６は各ファ
イル２４〜２９のアドレス変換器２１７ 、２１３ 、
２１５，２１７゜２１９．２２２の出力値で、実際にフ
ァイルに与えられるアドレスである。たとえば、アドレ
ス変換器２１１の出力値Ａ１は、〔０→Ｏ→４→４→２
２→６→６〕と変化している。又、括弧内のアドレスは
使われず、ファイルの出力が零（０）となる場合である
ことを表わしている。
ソース側では、横の倍率につきファイル２８とファイル
２９の出力が演算器２３で加算され、再びファイル２８
に格納される倍率操作ＣＨ８Ｈｓ＋△ＳＨＥ→＊５ａｓ
）が実行され、又、ファイル２６とファイル２７に関し
ては演算器２２によシ、レングス操作〔舛ＬＨ８−△Ｌ
Ｈ８→＊ＬＨＢ 〕が実行されている。この結果＋３Ｈ
８につき、キャリイが出力され、その結果、ファイル２
４とファイル２６の内容から演算器２ノにょシアドレス
操作ＣＩ＋ＡＤＲｓ＋Ｄ＋ｓ−＋ＨＡＤＲｓ ：］が実
行さレテいる。舛Ｌｕｌ＋については零（ｏ）となって
いないため、’ ＳＶＢ ＋舛Ｌｖｓについては加算が
されない。
２９の出力が演算器２３で加算され、再びファイル２８
に格納される倍率操作ＣＨ８Ｈｓ＋△ＳＨＥ→＊５ａｓ
）が実行され、又、ファイル２６とファイル２７に関し
ては演算器２２によシ、レングス操作〔舛ＬＨ８−△Ｌ
Ｈ８→＊ＬＨＢ 〕が実行されている。この結果＋３Ｈ
８につき、キャリイが出力され、その結果、ファイル２
４とファイル２６の内容から演算器２ノにょシアドレス
操作ＣＩ＋ＡＤＲｓ＋Ｄ＋ｓ−＋ＨＡＤＲｓ ：］が実
行さレテいる。舛Ｌｕｌ＋については零（ｏ）となって
いないため、’ ＳＶＢ ＋舛Ｌｖｓについては加算が
されない。
デスティネーションに関してもソースと同様に動作して
いるので、ここではその説明を省略する。
いるので、ここではその説明を省略する。
第５図（ｂ）はソース側の−Ｘ ＩＬｎｓが零（０）と
なった場合の動作を示したもので、［ＡＤＲＢ ＋ Ｄ
２ｓ→ＡＤＲｓ ］として新たな初期値が設定されると
共に、ＣＡＤＲｓ ＋ Ｄ２Ｂ −＋＊ ＡＤＲｓ ］
としてワークエントリイにも格納されている。又、縦方
向の倍率につい”’ＣモＣ，舛Ｓｖｓ＋△ｓｖｇ→Ｈ８
ｖｇ）が実行されて、キャリイが出力され、その結果、
縦方向長さの減算が実行されている。この結果が零（０
）なら動作は終了する。又、零（ｏ）でない際は、第５
図（、）の動作に続く。デスティネーション側は、第５
図（、）と同様なので、ここではその説明を省略する。
なった場合の動作を示したもので、［ＡＤＲＢ ＋ Ｄ
２ｓ→ＡＤＲｓ ］として新たな初期値が設定されると
共に、ＣＡＤＲｓ ＋ Ｄ２Ｂ −＋＊ ＡＤＲｓ ］
としてワークエントリイにも格納されている。又、縦方
向の倍率につい”’ＣモＣ，舛Ｓｖｓ＋△ｓｖｇ→Ｈ８
ｖｇ）が実行されて、キャリイが出力され、その結果、
縦方向長さの減算が実行されている。この結果が零（０
）なら動作は終了する。又、零（ｏ）でない際は、第５
図（、）の動作に続く。デスティネーション側は、第５
図（、）と同様なので、ここではその説明を省略する。
第５図（ｃ）は、デスティネーション側の≠ＬＨＤが零
（０）となった場合の動作を示Ｌ７たもので、第５図（
ｂ）と基本的には同一であるためその説明を省略する。
（０）となった場合の動作を示Ｌ７たもので、第５図（
ｂ）と基本的には同一であるためその説明を省略する。
第５図（ｄ）は、ソース側のＨ８ｎ５ がノーキャリの
場合を示したものである。ここではファイル２８ 、２
９の加算の結果、ノーキャリであり、ファイル２４．２
５のアドレス歩進の加算は実行されない。その結果、ア
ドレスは更新されない。
場合を示したものである。ここではファイル２８ 、２
９の加算の結果、ノーキャリであり、ファイル２４．２
５のアドレス歩進の加算は実行されない。その結果、ア
ドレスは更新されない。
第５図（ｅ）はソース側の≠ＬＨｓが零（０）とな夛、
≠ＳＶＳ がノーキャリの場合を示したものである。
≠ＳＶＳ がノーキャリの場合を示したものである。
也こではソースアドレス出カ値がＡＤＲ８−＋舛ＡＤＲ
８となシ、同一行の先頭アドレスからの転送が実行され
る。
８となシ、同一行の先頭アドレスからの転送が実行され
る。
上述したような情報転送動作により、二次元的配列構造
をもつソース情報のデスティネーションへのコビイが高
速に実現できる。又、二次元的配列構造をもつソース情
報をデスティネーション側に、配列を変えて高速に転送
できる。
をもつソース情報のデスティネーションへのコビイが高
速に実現できる。又、二次元的配列構造をもつソース情
報をデスティネーション側に、配列を変えて高速に転送
できる。
又、二次元的配列構造をもつソース情報をデスティネー
ション側に、配列を変えて、かつ倍率を変えて高速に転
送できる。
ション側に、配列を変えて、かつ倍率を変えて高速に転
送できる。
これによシ、ワークステーションに於いて、主メモリの
一部を表示機構のフレームメモリとして用い、高速表示
機能を実現できる。
一部を表示機構のフレームメモリとして用い、高速表示
機能を実現できる。
尚、上記した実施例に於いては、第３図に示すようなフ
ァイル構造をもって表−１に示すような各種の転送制御
情報を記憶する構成としたが、これに限ることなく、他
の記、憶手段、他の記憶フオームであってもよい。又、
取扱うデータ転送単位は語単位に限らず、例えばビット
単位であってもよい。又、上記実施例ではアドレス値と
、その長さ及び倍率値を加算する例だけ記述したが、減
算する場合（ＡＤＲｓ Ｄ１８ ｒＡＤＲｓ −Ｄ２ｓ
）も含まれる。
ァイル構造をもって表−１に示すような各種の転送制御
情報を記憶する構成としたが、これに限ることなく、他
の記、憶手段、他の記憶フオームであってもよい。又、
取扱うデータ転送単位は語単位に限らず、例えばビット
単位であってもよい。又、上記実施例ではアドレス値と
、その長さ及び倍率値を加算する例だけ記述したが、減
算する場合（ＡＤＲｓ Ｄ１８ ｒＡＤＲｓ −Ｄ２ｓ
）も含まれる。
第６図は、上記第１図の構成に対し、アドレスバス１“
０１上、及びデータバス１０２上に、それぞれバスの接
続／切離しを可能にしたドライバを設けた構成としたも
ので、マイクロプロセッサ１ノ、及び主メモリ１２が接
続されたシステム側のバス１０１ｍ、１０２ａと、情報
転送装置１３、ビットマツプメモリ１４、及び表示制御
装置１５等が接続されたバス１０１ｂ、１０２ｂとをア
ドレスドライバ１９、及びデータドライバ２０によシ、
任意に切離し／接続できるようにしたもので、これによ
シ、システムバスの効率的運用が計れる。
０１上、及びデータバス１０２上に、それぞれバスの接
続／切離しを可能にしたドライバを設けた構成としたも
ので、マイクロプロセッサ１ノ、及び主メモリ１２が接
続されたシステム側のバス１０１ｍ、１０２ａと、情報
転送装置１３、ビットマツプメモリ１４、及び表示制御
装置１５等が接続されたバス１０１ｂ、１０２ｂとをア
ドレスドライバ１９、及びデータドライバ２０によシ、
任意に切離し／接続できるようにしたもので、これによ
シ、システムバスの効率的運用が計れる。
以上詳述したように本発明の情報転送装置によれば、ソ
ース側の第１の記憶手段に記憶された二次元的配列構造
の情報をデスティネーシ。
ース側の第１の記憶手段に記憶された二次元的配列構造
の情報をデスティネーシ。
ン側の第２の記憶手段へ転送するに際し、その相互に於
ける転送開始アドレスとその歩進値及びスキップ値、転
送エリアの横方向長さ及び縦方向長さとその各長さ方向
に対する減算値、横方向倍率基数及び縦方向倍率基数と
その各倍率変数から力る転送制御情報を入力する入力手
段と、この入力された転送制御情報をもとに転送時のア
ドレスを生成するアドレス演算処理手段とを有し、前記
アドレス演算処理手段で生成されたアドレスをもとに前
記第１．第２の記憶手段をアドレス操作し、前記第１の
記憶手段に記憶された情報を配列又は形を変えて前記第
２の記憶手段に書込む構成としたことによシ、ソース側
の情報を配列や形を任意に変えてデスティネーション側
に高速転送する二次元的アドレス制御の情報転送機能を
もつＤＭＡが容易に実現できることから、例えｄ主メモ
リの一部の領域をフレームメモリとして用いるワークス
テーションに於いて、高速表示制御機能を容易、に実現
することができる。
ける転送開始アドレスとその歩進値及びスキップ値、転
送エリアの横方向長さ及び縦方向長さとその各長さ方向
に対する減算値、横方向倍率基数及び縦方向倍率基数と
その各倍率変数から力る転送制御情報を入力する入力手
段と、この入力された転送制御情報をもとに転送時のア
ドレスを生成するアドレス演算処理手段とを有し、前記
アドレス演算処理手段で生成されたアドレスをもとに前
記第１．第２の記憶手段をアドレス操作し、前記第１の
記憶手段に記憶された情報を配列又は形を変えて前記第
２の記憶手段に書込む構成としたことによシ、ソース側
の情報を配列や形を任意に変えてデスティネーション側
に高速転送する二次元的アドレス制御の情報転送機能を
もつＤＭＡが容易に実現できることから、例えｄ主メモ
リの一部の領域をフレームメモリとして用いるワークス
テーションに於いて、高速表示制御機能を容易、に実現
することができる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例に於ける要部の構成を示すブロック図
、第３図は上記第２図に於ける各ファイルの構造を示す
図、第４図、及び第５図（、）乃至（、）はそれぞれ上
記実施例の動作を説明するためのもので、第４図はアド
レス操作例を示す図、第５図（ａ）乃至（ｅ）はそ、れ
ぞれ動作シーケンスを示す図、第６図は本発明の他の実
施例を示すブロック図である。 １１・・・マイクロプロセッサ（μｍＰ）、１２・・・
主メモリ（ＭＥＭ ）、１３・・・情報転送装置（ＤＴ
）、１４・・・ビットマツプメモリ（ＢＭＭ ）、Ｊ
ｓ・・・表示制御装置（ＣＲＴＣ”）、１６ ・・・表
示器（ＣＲＴ ）、１７．１８・・・ドライバ（Ｄ）、
１９・・・アドレスドライバ（ＡＤ）、２０ ・・・デ
ータドライバ（ＤＤ）、２１．２２．２３・・・演算器
、２．ｐ、２ｓ、２６゜２’ｌ 、２８．２９・・・フ
ァイル、１０１・・・アドレスバス、１０２・・・デー
タバス、２１０，２１４゜２１８・・・データセレクタ
、２１１，２１３゜２１５．２１７，２１９，２２１・
・・アドレス変換器、２１２ 、２１６ 、２２０ 、
２２２ 、２２４・・・レジスタ、２２３・・・制御部
。 出願人代理人 弁理士 鈴 江 武 彦第３図
本発明の一実施例に於ける要部の構成を示すブロック図
、第３図は上記第２図に於ける各ファイルの構造を示す
図、第４図、及び第５図（、）乃至（、）はそれぞれ上
記実施例の動作を説明するためのもので、第４図はアド
レス操作例を示す図、第５図（ａ）乃至（ｅ）はそ、れ
ぞれ動作シーケンスを示す図、第６図は本発明の他の実
施例を示すブロック図である。 １１・・・マイクロプロセッサ（μｍＰ）、１２・・・
主メモリ（ＭＥＭ ）、１３・・・情報転送装置（ＤＴ
）、１４・・・ビットマツプメモリ（ＢＭＭ ）、Ｊ
ｓ・・・表示制御装置（ＣＲＴＣ”）、１６ ・・・表
示器（ＣＲＴ ）、１７．１８・・・ドライバ（Ｄ）、
１９・・・アドレスドライバ（ＡＤ）、２０ ・・・デ
ータドライバ（ＤＤ）、２１．２２．２３・・・演算器
、２．ｐ、２ｓ、２６゜２’ｌ 、２８．２９・・・フ
ァイル、１０１・・・アドレスバス、１０２・・・デー
タバス、２１０，２１４゜２１８・・・データセレクタ
、２１１，２１３゜２１５．２１７，２１９，２２１・
・・アドレス変換器、２１２ 、２１６ 、２２０ 、
２２２ 、２２４・・・レジスタ、２２３・・・制御部
。 出願人代理人 弁理士 鈴 江 武 彦第３図
Claims (2)
- （１） ソース側の第１の記憶手段とデスティネーショ
ン側の第２の記憶手段との間の情報転送路にあって、前
記第１の記憶手段に記憶された二次元的配列構造の情報
を前記第２の記憶手段へ転送するに際し、その相互に於
ける転送開始アドレスとその歩進値及びスキップ値、転
送エリアの横方向長さ及び縦方向長さとその各長さ方向
に対する減算値、横方向倍率基数及び縦方向倍率基数と
その各倍率変数からなる転送制御情報を入力する入力手
段と、この入力された転送制御情報をもとに転送時のア
ドレスを生成するアドレス演算処理手段とを有し、前記
アドレス演算処理手段で生成されたアドレスをもとに前
記第１．第２の記憶手段をアドレス操作し、前記第１の
記憶手段に記憶された情報を配列又は形を変えて前記第
２の記憶手段に書込むことを特徴とした情報転送装置。 - （２）前記転送制御情報を記憶する記憶手段と、この記
憶手段に記憶された転送制御情報の転送開始アドレスと
アドレス歩進値又はアドレススキップ値とを加算又は減
算する第１の演算手段と、前記記憶手段に記憶された転
送制御情報の横方向長さ及び縦方向長さからこれに対応
する減算値を減算する第２の演算手段と、前記記憶手段
に記憶された転送制御情報の横方向倍率基数及び縦方向
倍率基数とこれに対応する倍率変数を加算する第３の演
算手段とを持ち、前記第２及び第３の演算手段によって
得られた演算結果値をもとに前記第１の演算手段を制御
して、そのアドレス情報に従いソース側からデスティネ
ーション側への情報転送を制御する特許請求の範囲第１
項記載の情報転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111908A JPS60254378A (ja) | 1984-05-31 | 1984-05-31 | 情報転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111908A JPS60254378A (ja) | 1984-05-31 | 1984-05-31 | 情報転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254378A true JPS60254378A (ja) | 1985-12-16 |
Family
ID=14573134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111908A Pending JPS60254378A (ja) | 1984-05-31 | 1984-05-31 | 情報転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254378A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334658A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
| JPS6334659A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124185A (en) * | 1979-03-20 | 1980-09-25 | Nippon Electric Co | Coordinate conversion circuit |
-
1984
- 1984-05-31 JP JP59111908A patent/JPS60254378A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124185A (en) * | 1979-03-20 | 1980-09-25 | Nippon Electric Co | Coordinate conversion circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334658A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
| JPS6334659A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
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