JPH0251783A - 並列画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野１ 本発明は並列画像処理装置、特に複数のプロセッサを用
いて画像データに対する画像処理を並列に実行する画像
処理装置の改良に関するものである。

［従来の技術］ 従来より、画像処理の高速化を図るため、メモリに格納
されている画像データを複数のプロセッサを用いて並列
に処理する並列画像処理装置が広く用いられている。

第３図には、このような従来の並列画像処理装置の一例
が示されており、この並列画像処理装置は、画像メモリ
１０の記憶エリアを４つのメモリブロック１０ａ、１０
ｂ、１０ｃ、１０ｄに分割し、各メモリブロック１０ａ
、１０ｂ、１０ｃ、１０ｄに４個のマイクロプロセッサ
２０ａ、２０ｂ、２０ｃ、２０ｄを割り当てている。

前記各メモリブロック１０ａ、１０ｂ、１０ｃ、１０ｄ
には、全両面の画像データを４個の処理領域に分割して
格納しておく。

そして、各プロセッサ２０ａ、２０ｂ、２０ｃ、２０ｄ
は、それぞれ自分に割り付けられた各メモリブロック１
０ａ、１０ｂ、１０ｃ、１０ｄに対し各種画像処理、例
えば近傍演算処理、エツジ検出、平滑化などを並列に進
めていき、各プロセッサ２０ａ、２０ｂ、２０ｃ、２０
ｄのデータ処理が全て終了した時点で、画像メモリ１０
に格納されている画像データに対する画像処理が終了す
る。

しかし、この従来装置は、画面の一部の領域１００、例
えばメモリブロック１０ａ内に格納されている一部の領
域１００に対してのみ画像処理を行う場合には、マイク
ロプロセッサ２０ａのみが画像処理を実行し、他のプロ
セッサ２０ｂ、２０ｃ、２０ｄは遊んでしまうため、並
列画像処理のメリ・ｙトを生かすことができないという
問題があった。

また、画像メモリ１０内に格納されている全画像データ
に対する画像処理を行うような場合でも、例えば各メモ
リブロック１０ａ、ＩＯｂ、１０ｃ、１０ｄ内に格納さ
れているデータの種類によっては、各プロセッサ２０ａ
、２０ｂ、２０ｃ、２０ｄに加わる負担に大きなバラツ
キが生ずる。

この場合には、画像データの処理時間が轟も負担の重い
プロセッサに支配されてしまい、全体の画像データに対
する処理時間が長くなってしまうという問題があった。

このような問題を解決する並列画像処理装置として従来
より特開昭６２　１６６４７１号公報に係る技術や、特
開昭６２−２６６６７８号公報に係る技術も提案されて
いる。

第４図には、前記特開昭６２−１６６４７１号公報に係
る技術が示されており、この従来技術は、画像メモリ１
０のメモリｇｎ域１２内に、画像データをマトリックス
状に格納しておき、このメモリ領域１２を、前記マトリ
ックスの単ラインまたは複数ライン毎の多数のラインメ
モリ領域ＩＬ、２Ｌ・・・１６Ｌに分割している。

そして、これら各メモリ領域ＩＬ、２Ｌ・・・に、４間
のプロセッサ２０ａ、２０ｂ、２０ｃ、２０ｄを交互に
割り付ける０例えば、プロセッサ２０ａに、ＩＬ、５Ｌ
、９Ｌ、１３Ｌ、プロセッサ２０ｂに２Ｌ、６Ｌ、ＩＯ
Ｌ、１４Ｌ、プロセッサ２０ｃに、３Ｌ、７Ｌ、ＩＩＬ
、１５Ｌ、プロセッサ２０ｄに４Ｌ、８Ｌ、１２Ｌ、Ｉ
６Ｌの各ラインメモリ領域を割り付ける。そして、各プ
ロセッサ２０ａ、２０ｂ、２０ｃ、２０ｄは、それぞれ
担当するラインメモリ領域に格納されている画像データ
に対し、各種画像処理を並列に実行するよう形成されて
いる。

また、前記特開昭６２−２６６６７８号に係る従来技術
は、１ｊｅＡメモリを、複数のライン、例えば２０ライ
ン毎に複数のブロックに分割し、各ブロック内のライン
Ｌ１、Ｌ２、・・・Ｌ２０に対し２０個のプロセッサＰ
ｉ、Ｐ２、・・・Ｐ２Ｏを割り付ける。そして、これら
複数のプロセッサＰ１、Ｐ２、・・・Ｐ２Ｏを用いて、
各ラインに記憶された画像データに対する画像処理を並
列に実行し、例えば３×３などの近傍演算処理を行うよ
う形成されている。

［発明が解決しようとする問題点］ このように、特開昭６２−１６６４７１号、特開昭６２
−２６６６７８号に係る従来技術は、いずれも画像メモ
リ１０のメモリ領域１２を、単ライン毎または数ライン
毎の多数のラインメモリ領域に分割し、これらラインメ
モリ領域を各プロセッサ２０ａ、２０ｂ、２０ｃ、２０
ｄに割り当てる。

このようにすれば、各プロセッサ２０ａ、２０ｂ、・・
・が分担するう、インメモリ領域の画像データに類似性
があるなめ、各プロセッサに加わる負担がほぼ均等にな
り、並列画像処理の効果を高めることができる。

さらに、メモリ領域１２の一部に対してのみ画像処理を
行うような場合でも、この画像処理を複数のプロセッサ
を用いて並列に実行することができ、画像処理速度を高
速で行うことが可能となる。

しかし、この従来技術では、各プロセッサ２０ａ、２０
ｂ・・・は、各ラインメモリ領域内に格納されている画
像データをラスタ走査方向に１画素づつ読み出し処理し
ている。このなめ、画像データの処理時間が、プロセッ
サ２０による１画素当たりのデータ続出時間（出力デー
タ転送レートによる順次続出時間）で決ってしまい、１
０セツサ２０の個数を増やしても、この読出時間以下に
は画像データ処理時間を短縮することができないという
問題があった。

本発明は、このような従来の課題に鑑みなされたもので
あり、その目的は、使用する画像処理用プロセッサの個
数に応じて、画像データの処理時間を燥縮することが可
能な並列画像処理装置を提供することにある。

し間紐点を解決するための手段］ 前記目的を達成するため、本発明は、画像データと格納
する画像メモリと、前記画像メモリにアクセスし所定の
画像処理を並列に実行する複数のプロセッサと、を備え
た並列画像処理装置において、前記画像メモリに備えら
れ、ラスタ走査順に１または複数の画素からなる所定割
付は単位毎に前記各プロセッサに繰返し割り付けられた
記憶エリアと、前記各プロセッサとして形成され、互い
に伝送ラインを介して接続され、自己に割り付けられた
画素をラスタ走査順にアクセスする動作を、他のプロセ
ッサのアクセス動作と同期をとりながら並列に行い、読
出した画像データを伝送ラインを介して他のブロモ・ｙ
すに転送するとともに、読出しな画像データを他のプロ
セッサからの転送画像データとともに画像処理する画像
処理部と、を備えることを￥！ｆ徴どする。

［作Ｊｒ！　］ 次に本発明の詳細な説明する。

本発明の装置は、画像メモリ記憶エリアを、ラスター走
査順に１または複数の画素からなる所定割付は単位毎に
、画像処理部としての各プロセッサに繰り返し割付けて
いる。

そして、各ブロモ・ｙすは、画像メモリの記憶エリアか
ら、自己に割付けられた画素データが記憶されているア
トシスをラスタ走査順にアクセスし、そのデータを読み
出す。

このとき、各プロセッサは、他のプロセッサと同期をと
りながら画像メモリに対するアクセス動作を並列に行う
。

従って、ラスタ走査方向への１回のアクセス動作により
、プロセッサの個数に比例した個数の画素データを読み
出すことができる。

そして、各プロセッサは必要に応じて読み出した画素デ
ータを伝送ラインを介して他のプロセッサに転送すると
共に、読み出した画像データを他のプロセッサからの転
送画像データと共に画像処理する。

このように本発明の装置は、画像メモリの記憶エリアを
、ラスタ走査順に１またはＮ数の画素単位毎に複数のプ
ロセッサに繰り返し割り付けるとともに、これら複数の
プロセッサが、画像メモリの記憶エリアから、ラスタ走
査順に配列された複数の画素をほぼ同時にアクセスして
いる。従って、画像処理用のプロセッサの個数にほぼ比
例して、ＩＮ素当りのアクセス時間を短縮し、画像処理
速度を大幅に高めることができる。

（実施例］ 次に本発明の好適な実施例を図面に基づき説明する。

第２図には、本実施例に係る並列画像処理装置に用いら
れる画像メモリ３０の一例が示されており、この画像メ
モリ３０は、画像処理対象となる画像データをマトリッ
クス状に格納している。

実施例において、この画像メモリ３０は、ＮＸＭの記憶
エリアをもつように形成されており、この記憶エリアに
は、画像データがそのラスタ走査順にり。、Ｄｌ、Ｄｌ
・・・という各１Ｉｌｊ素単位毎に書き込み記憶されて
いる。

同図において、この画像メモリ３４は、この記憶エリア
の左下隅にアドレスＯ番地のデータ、右下隅にアドレス
（Ｎ−１）番地のデータ、左上隅にアドレス（Ｎ　（Ｍ
−１）　）番地のデータ、右上隅にアドレス（ＭＮ−１
）番地のデータがそれぞれ格納されている。

本発明の特徴は、画像メモリ３０に格納された画像デー
タに対する画像処理を並列に実行する複数のプロセッサ
を画像処理部として用意するとともに、いわゆるインタ
リーブ方式を用い、画像メモリ３０の記憶エリアを、そ
のラスター走査順に１または複数の画素からなる所定割
付は単位毎に前記各プロセッサに繰り返し割り付けたこ
とにある。

このようにすることにより画像メモリ３０からのデータ
読出時間を大幅に短縮し、画像処理スピードを大幅に高
めることができる。

第１図には、このような本発明の好適な一例が示されて
おり、本実施例においては、互いに伝送ライン４０を介
してループ状に接続され、画像処理部として機能する４
台のマイクロプロセッサ５０．５２．５４．５６が用い
られており、これら各マイクロプロセッサ５０．５２．
５４．５６は、それぞれ専用のパスライン６０．６２．
６４．６６を介して画像メモリ３０に並列にアクセスで
きるよう形成されている。

そして、実施例の画像メモリ３０は、各ライン毎に、そ
の記憶エリアがラスタ走査順に１画素単位で前記各マイ
クロプロセッサ５０．５２．５４．５６に繰り返し割り
付けられている。

例えば、画像メモリ３０の１ライン目の記憶エリア（Ｙ
＝Ｏ＞を例にとると、マイクロプロセッサ５０には、Ｄ
　　、Ｄ　　、Ｄ　　、・・・Ｄ　　　の各０　　４　
　８　　　　（ｎ−３） 画素が一つの画像データメモリブロック３２として割り
付けられている。

同様に、マイクロプロセッサ５２には、Ｄｌ、Ｄ　、・
・・Ｄ　　　の各画素が画像データメモリブ５　　　　
（ｎ−２） ロック３４として割り付けられ、マイクロプロセッサ５
４には、Ｄ　　、Ｄ　　、・・・Ｄ　　　の各画素２　
　６　　　　（ｎ−１） が画像データメモリブロック３６として割り付けられ、
マイクロプロセッサ５６には、Ｄ３−　Ｄｌ、・・・Ｄ
ｎの各画素が画像データメモリブロック３８として割り
付けられている。

同様に、画像メモリ３０の２ライン目（Ｙ＝　１　）、
３ライン目（Ｙ＝２）、・・・Ｍライン目（Ｙ＝Ｍ−１
）の記憶エリアも、各マイクロプロセッサ５０．５２、
う４．５６に対し割り付けられている。

従って、実施例の画像処理装置は、４台のマイクロプロ
セッサ５０．５２．５４．５６を用いて、画像メモリ３
０を、そのラスタ走査順に４画素分ずつ並列にアクセス
し、画像処理を実行することができるため、第４図に示
すように、各ライン毎にマイクロプロセッサが割り付け
られた従来の並列画像処理装置に比べ、ラスタ走査方向
に対する１画素当たりのアクセス時間をほぼ４分の１程
度まで短縮することができる。

そして、各プロセッサ５０．５２．５４．５６は、この
ようにして自己に割り付けられた各画素をラスタ士査順
に順次並列にアクセスしていき、読み出した画像データ
を必要に応じて伝送ライン４０を介して他のプロセッサ
に転送する。これと同時に、各プロセッサ５０．５２、
・・・５６は、自己の読み出した画像データと、他のプ
ロセッサからの転送画像データとを用いて各種の画像処
理を行う。

このように、本実施例によれば、使用するプロセッサ５
０．５２、・・・５６の個数に応じてデータの読出時間
を短縮することができるため、使用するプロセッサの個
数に応じて画像処理時間を短縮することが可能となる。

従って、例えば複数の隣接画素のデータを用い、各画素
のデータを近傍演算処理するような場合には、各マイク
ロプロセッサ５０．５２．５４．５６は自分が読み出し
た画像データと、他のプロセッサからの転送画像データ
とを用い、自己に割り付けられた各画素の画像データを
喬速で近傍演算処理することができる。

また、これ以外に、これら各プロセッサ５０．５２、・
・・５６は、エツジ検出、平滑化など、必要に応じて各
種画像処理を実行可能であることはいうまでもない。

また、本発明によれば、画像処理が、画面中の一部の任
意の矩形領域に限定されたような場合で６、複数のマイ
クロプロセッサ５０．５２、・・・５６を用いてその矩
形領域に並列にアクセスすることができるため、その画
像処理を高速で行うことが可能となる。

なお、本発明は前記実施例に限定されるものではなく、
その要旨の範囲内で各種の変形実施例が可能である。

例えば、前記実施例においては、画像メモリ３０を、１
画素単位で各プロセッサ５０．５２、・・・５６に繰り
返し割り付ける場合を例にとり説明したが、本発明はこ
れに限らず、複数画素からなる割り付はノれ位毎に、各
プロセッサ５０．５２、・・・う６に繰り返しｇｌＪり
付けるようにしても良い。

また、前記実施例においては、４個のマイクロプロセッ
サ５０．５２、・・・５６を用いて並列画像処理を実行
する場合を例にとり説明したが、本発明はこれに限らず
、必要に応じて任意の個数、例えば２（１！Ｉ、８個な
どの複数のプロセッサを用いて並列画像処理を行うよう
形成しても良い。

また、前記実施例においては、１または複数の画素から
なるｖｌつ付は単位毎に、１台のマイクロプロセッサを
割り付ける場合を例にとり説明したが、本発明はこれに
限らず、各画素毎の演算処理が複雑な場合には、各割り
付は画素単位毎に複数のマイクロプロセッサを割付けて
も良く、このようにすれば、複雑な画像処理を行うよう
な場合でも、これをより高速で実行することが可能とな
る。

滅た、前記実施例においては、４台のプロセッサ５０．
５２、・・・う６を伝送ライン４０を介してループ状に
接続する場合を例にとり説明したが、本発明はこれに限
らず、これら各プロセッサ５０、う２、・・・５６とホ
ストコンピュータとを伝送ライン４０を介して接続し、
各プロセッサの読み出した画像データをホストプロセッ
サを介して他のマイクロプロセッサに転送するよう形成
しても良い。

また、この場合には、簡単な画像処理を各マイクロプロ
セッサ５０、う２、・・・５６が分担し、複雑な画像処
理はホストプロセッサが分担するよう形成することも可
能である。

（発明の効果コ 以上説明したように、本発明によれば、複数のプロセッ
サを用いて画像処理を並列に実行する並列画像処理装置
において、画像メモリの記憶エリアを、ラスタ走査順に
Ｉｔたは複数の画素からなる所定割付は単位毎に各プロ
セッサに繰り返し割り付けている。このため、複数のプ
ロセッサを用いて、画像メモリの記憶エリアから複数の
画素の画像データをラスタ走査順に並列に読み出すこと
ができ、この結果、画像データ読出時間を大幅に短縮し
、各種画像処理を高速で行うことが可能となる。

特に、画像メモリの各ライン毎に複数のプロセッサを割
り付けた従来の並列画像処理装置では、画像データの処
理時間が、１台のプロセッサのデータ読出時間により決
ってしまうため、プロセッサの個数を増やしても処理時
間は一定時間以下には短縮することができなかったが、
本発明の並列画像処理装置では、使用するプロセッサの
個数に応じてデータの続出時間が短縮されるため、使用
するプロセッサの個数に応じて画像処理時間を短縮する
ことが可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明に係る並列画像処理装置の好適な一例を
示す説明図、第２図は、本発明に用いられる画像メモリ
の一例を示す説明図、第３図、第４図は従来の並列画像
処理装置の説明図である。 ３０・・・画像メモリ、３２，３４．３６．３８・・・
′ｆｉｉ像データメモリブロック、４０・・・伝送ライ
ン、５０．５２．５４．５６・・・画像処理部としての
マイクロプロセッサ。

Claims (1)

【特許請求の範囲】
1. （１）画像データを格納する画像メモリと、前記画像メ
   モリにアクセスし所定の画像処理を並列に実行する複数
   のプロセッサと、 を備えた並列画像処理装置において、 前記画像メモリに備えられ、ラスタ走査順に１または複
   数の画素からなる所定割付け単位毎に前記各プロセッサ
   に繰返し割り付けられた記憶エリアと、 前記各プロセッサとして形成され、互いに伝送ラインを
   介して接続され、自己に割り付けられた画素をラスタ走
   査順にアクセスする動作を、他のプロセッサのアクセス
   動作と同期をとりながら並列に行い、読出した画像デー
   タを伝送ラインを介して他のプロセッサに転送するとと
   もに、読出した画像データを他のプロセッサからの転送
   画像データとともに画像処理する画像処理部と、 を備えることを特徴とする並列画像処理装置。