JP2005134976A - 外観検査装置用画像処理装置 - Google Patents

Abstract

【課題】複数のプロセッサエレメントを用い並列処理を行うマルチプロセッサ方式の画像処理装置にて、リアルタイム処理に適した構成と双方向検査における折り返し時間の短縮により高速な外観検査用画像処理装置を提供できる。
【解決手段】連続画像データを用いた外観検査装置において、機能別にグループ分けした複数のプロセッサエレメントからなる複数のマルチプロセッサユニットと、複数チップ分の画像を記憶し各マルチプロセッサユニット毎に所要の連続或いは切り出し画像を供給する機能を有するメモリと、各プロセッサ毎に画像を分配する手段と、マルチプロセッサユニットで処理した結果を集計する手段を有し、位置合わせと比較処理、特徴抽出処理の２つのマルチプロセッサユニット構成とすることでリアルタイム処理による高速な画像処理が出来る。
【選択図】 図１

Description

本発明は連続画像を分割し複数のプロセッサで並列処理する画像処理装置に係り、特に外観検査装置における欠陥検出処理を高速に行う技術に関する。

一般的な半導体ウエハの外観検査装置においては製造プロセスの微細化に対応するため検査感度の向上、高速化が要求されている。さらに検出した欠陥の種類を自動的に分類するＡＤＣ（Ａｕｔｏ Ｄｅｆｅｃｔ Ｃｌａｓｓｉｆｉｃａｔｉｏｎ）機能へのニーズが高くなってきており、画像処理装置に組み込みリアルタイム性を持たせる例も増えている。

また、近年ではプロセッサの処理性能向上により、複数のプロセッサエレメント（ＰＥ）を備え並列処理させるマルチプロセッサ方式の画像処理装置が提案されている。マルチプロセッサ方式の画像処理装置では画像を小さな単位に分割し、各プロセッサに分割処理させることで高速な画像処理を実現する。このようなプロセッサ方式のシステムでは、画像処理による位置合わせ、比較、特徴抽出処理などをソフトウエアで実現できるため柔軟性のあるシステムを構築できるが、反面、処理速度を高速化するためにはリアルタイム処理に適した構成をとる必要がある。

図３９は代表的な半導体ウエハの外観検査装置を示すもので、ウエハ３９０３上の画像を検出するセンサ１０１、画像処理装置３９０１、全体制御コンピュータ３９０２などで構成される。検査対象となるウエハ上にはチップ３９０４（切り離した時ＬＳＩになる単位、ダイとも呼ぶ）が格子状に並んで形成されており、ＸＹステージ上に搭載された状態で検査が行われる。ウエハ上のパターンは光学的に拡大された後、センサ１０１によって検出され、Ａ／Ｄ変換回路１０２でデジタル画像に変換した後、画像処理装置３９０１に入力される。センサ１０１にはラインセンサ等が用いられ、ＸＹステージが移動することでセンサ１０１の幅を持った２次元の連続画像として検出される。

図に示す画像処理装置３９０１は隣接したチップ３９０４同士を比較し、検査するチップ比較（ダイ比較）方式の画像処理装置例を示す。隣接チップ同士を比較するため、比較用のチップ画像を一時的に記憶するメモリ３９０５、画像同士を比較し欠陥を検出するための位置補正＋比較部３９０６、求まった欠陥の特徴量を演算する特徴抽出部３９０７等で構成される。

メモリ３９０５は１チップ分の画像を記憶出来るメモリ容量を持ち、検査中、各チップ毎に画像の読み出しと書き込みを繰り返し、読み出した隣接チップの画像を位置補正＋比較部３９０６に出力する。

位置補正＋比較部３９０６では各チップ形成時に生じるアライメント誤差、画像検出時のアライメント誤差、画像サンプリング誤差などによる両画像間の位置ずれを補正すると共に、位置補正後の両画像間を比較し、不一致となる個所を欠陥として検出する。その後検出された欠陥毎に、特徴抽出部３９０７にて欠陥位置、欠陥サイズ、欠陥面積などの特徴量を求める。全体制御コンピュータ３９０２は画像処理部の検査パラメータ設定、検出された欠陥の特徴量などを格納すると共に検査結果の表示、外部機器とのデータ交換などの他、ステージ等の機構制御部に対する命令発行などを行う。

ウエハの外観検査では図４０に示すような検査方向があり、ＵＰ検査４０００、ＤＯＷＮ検査４００１のように１方向への検査の他、双方向への検査を繰り返すＵＰ／ＤＯＷＮ双方向検査がある。検査方向の切り換えは折り返し部で行われるが、検査速度の高速化には折り返し時間の短縮も重要である。

さらにＡＤＣ等の機能を組み込む場合には画像解析に用いる欠陥部の画像を取得する手段とＡＤＣ処理部とが必要となる。特にリアルタイム性を重視したＡＤＣの場合には、検査と平行して処理しなければならないが、欠陥部の画像は比較処理により欠陥が検出された後でなければ取得出来ないため、欠陥検出が終了までの間画像を記憶しておくためのメモリが必要になること、ＡＤＣの処理時間は欠陥数により大きく変動するため比較処理とは処理を分離する等の対応が必要である。

その一例が、特開２０００−１７２８４３号公報（特許文献１）に開示されている。

図４１はすでに公開されている独立したＡＤＣ処理ユニットを持つ画像処理装置を示すブロック図であって、センサ１０１、Ａ／Ｄ変換回路（信号処理回路）１０２、比較用メモリ４１０５、解析用メモリ４１０１、画像比較回路４１０２、画像切出４１０３、ＡＤＣ ４１０４からなり、チップ比較を対象とした構成となっている。特徴としては前記した比較用メモリ４１０５と画像比較回路４１０２から成るチップ比較処理回路と、ＡＤＣ処理のための解析用メモリ４１０１、画像切出（サンプリング処理）４１０３、ＡＤＣ４１０４とが並行動作する構成にある。

センサ１０１によって検出された画像信号はＡ／Ｄ変換回路１０２（信号処理回路）でデジタル画像に変換された後、隣接チップの比較を行う画像比較回路４１０２と画像を一時的に記憶しておく比較用メモリ４１０５、及びＡＤＣ処理のための解析用メモリ４１０１に送られる。最初に比較処理について見てみると、比較用メモリ４１０５は１チップ領域の画像を記憶できる記憶容量を持ち、記憶しておいた画像を読み出し出力すると共に新たに検出され入力した画像を記憶する機能を持ち、各チップ毎に入出力動作を繰り返す。画像比較処理部４１０２は各チップ領域毎に検出した画像と比較用メモリ４１０５に格納されていた画像とを比較し、不一致となった部分を欠陥として検出すると共に、求まった欠陥情報を画像切り出し部４１０３に対し出力する。

一方、ＡＤＣ処理側は、画像比較回路４１０２において欠陥が検出されるまでの間、検出された画像を解析用メモリ４１０１で記憶しておき、欠陥が検出された時点で画像切出４１０３が欠陥部の画像と隣接チップの対応する部分の画像を読み出しＡＤＣ４１０４に転送する。ＡＤＣ４１０４では転送された欠陥画像と、隣接チップの両画像を用いた解析処理、分類処理などを行う。解析メモリは最低でも数チップ分の画像が記憶できる記憶容量を持ち、画像の入出力は同時に行うことが出来る構成となっている。

この例に示すように、従来の画像処理装置では処理速度を高速化するためハードウエアパイプライン処理を用いた構成を採用することが多く、画像比較回路の前段には専用の比較用メモリ４１０５を配置し、検出画像と比較用メモリに記憶しておいた記憶画像とのタイミングを合わせ同時に入力していた。同発明においては解析用メモリ４１０１を用いることで比較用メモリ４１０５を省略することも可能と有るが、画像比較回路４１０２に対して検出画像と記憶画像を同時に入力する必要がある点では同じである。

欠陥数により処理時間が大きく変動するＡＤＣ処理を比較判定処理から独立させることで画像比較回路における処理時間の変動は少ないものの、特徴抽出は比較判定処理側に残っており変動要因となる。また解析メモリからの画像切り出し処理においては、欠陥サイズにより切り出し画像サイズを変化させていることから、欠陥数、欠陥サイズによる切り出し時間、画像転送時間が変動することになる。画像データサイズを最小限に抑える点では効果があるものの、マルチプロセッサ方式のＡＤＣ処理には向かない構成となっている。実施例によればＡＤＣ処理はプロセッサによる処理を想定しているが、並列処理は想定されていない。

特開２０００−１７２８４３号公報

従来の外観検査装置はハードウエアパイプライン方式を対象とした構成となっている場合が多く、画像比較部に対して検出画像と比較用メモリに記憶されていた記憶画像の２画像を同時に入力する構成であったためインターフェイスの帯域幅を広げる必要があった点、画像比較部に特徴抽出が含まれているため検出欠陥数により処理時間が大きく変動しリアルタイム処理には不都合な点、等から複数のプロセッサエレメントを用いたマルチプロセッサ方式の画像処理への適用が難しかった。

また比較検査と平行してＡＤＣ等の処理を行うためには、欠陥が検出されるまでの期間画像を記憶しておくためのメモリと欠陥部画像を切り出す機能が必要となるが、ＡＤＣを複数のプロセッサエレメントを用いたマルチプロセッサ方式の画像処理で効率よく処理するためには、各プロセッサに分配する欠陥数、画像サイズを均等化し出来るだけ処理時間が均一になるよう制御する必要がある。

このように複数のプロセッサエレメントを用い並列処理を行うマルチプロセッサ方式の画像処理装置で同様の検査装置を実現する場合、ハードウエアパイプライン方式の画像処理装置とは異なり、プロセッサエレメントへの画像分配方法、プロセッサエレメントの内部構造と内部処理等を考慮した構成に変更する必要がある。

またここでは触れられていないが、双方向検査においては折り返し時間を短縮し検査時間の高速化と共に、複数のプロセッサエレメントを用いたマルチプロセッサ方式の画像処理における折り返し処理部の最適化を図る必要がある。

本発明は今後主流に成って行くであろう複数のプロセッサエレメントを用い並列処理を行うマルチプロセッサ方式の画像処理装置において、装置構成を最適化し効率よく画像分配することでリアルタイム処理に適した高速の外観検査用画像処理装置を提供することである。

本発明は、複数のチップが形成されている半導体ウエハを検査光線等で走査して各チップの画像データを順次取得する画像データ取得手段と、取得された前記画像データを他の対応する部分の画像データとを位置補正や比較をして欠陥情報を検出する欠陥情報検出手段と、前記欠陥情報をもとに該当欠陥部分の特徴抽出を行う欠陥特徴抽出手段とを有する外観検査装置用画像処理装置にあって、前記画像データ取得手段で順次取得される前記画像データを記憶する画像データメモリを設け、前記画像データを読み込んで前記欠陥特徴抽出手段の欠陥情報検出処理ないし前記欠陥特徴抽出手段の欠陥特徴抽出処理を行う複数のマルチプロセッサユニットを設け、前記マルチプロセッサユニットは、欠陥情報検出処理ないし欠陥特徴抽出処理のプログラムが記憶される内部メモリとＣＰＵとをセットにした複数のプロセッサエレメントと、前記画像データを各プロセッサエレメントに分配する分配部とを有することを特徴とする。

さらに具体的には、各チップの画像データを順次取得する画像データ取得手段と、取得された前記画像データを他の対応する部分の画像データとを位置補正や比較をして欠陥情報を検出する欠陥情報検出手段と、前記欠陥情報をもとに該当欠陥部分の特徴抽出を行う欠陥特徴抽出手段とを有する外観検査装置用画像処理装置にあって、前記画像データ取得手段で順次取得される前記画像データを格納し、かつ格納する前記画像データを前記欠陥情報検出手段および欠陥特徴抽出手段に提供する画像データメモリを有し、前記欠陥情報検出手段は、ＣＰＵと内部メモリをセットにした複数のプロセッサエレメントと、前記画像データメモリから提供される前記画像データを各プロセッサエレメントに分配する分配部とを有するマルチプロセッサユニットで構成し、前記欠陥特徴抽出手段は、ＣＰＵと内部メモリをセットにした複数のプロセッサエレメントと、前記画像データメモリから提供される前記該当欠陥部分に関する前記画像データを各プロセッサエレメントに分配する分配部とを有するマルチプロセッサユニットで構成し、前記欠陥情報検出手段の分配部が前記各チップの画像データを複数に分割して前記各内部メモリに配る区分単位の分割ブロック画像データは、同じ区分のものが各内部メモリ毎にまとまって置かれることを特徴とする。

本発明は、欠陥の特徴抽出処理を分離し独立したマルチプロセッサユニットで、欠陥情報（比較処理）の検出処理と並行した処理を行わせることで、欠陥数の増減による比較処理時間の変動を最小限に抑えることが出来、結果としてリアルタイム性を確保しながら、かつより多くの欠陥を処理することが出来る高速な外観検査装置用画像処理装置を提供できる。

またマルチプロセッサユニットは、内部メモリに格納する比較処理に関する画像処理プログラムを替えることで、画像処理内容を変更できる。画像処理内容が固定化されてしまう画像処理専用ＬＳＩと違って、画像処理プログラムの入れ替えることで、種々の欠陥情報検出に柔軟に応ずることができる使い勝ってが良い。

しかも、マルチプロセッサユニットのプロセッサエレメント数を増やすことで、画像処理専用ＬＳＩと変わらない高速の画像処理を提供できる。

またマルチプロセッサユニットで構成される欠陥情報検出手段の分配部が、各チップの画像データを複数に分割して各内部メモリに配る区分単位の分割ブロック画像データは、同じ区分のものが各内部メモリ毎にまとまって置かれる。このため、隣接チップの分割ブロック画像データの比較処理は、内部メモリとＣＰＵがセットになっているプロセッサエレメントのクローズ内で行われるので、欠陥情報検出の演算処理が迅速に行われる。しかも、分配部で同じ区分のものを各内部メモリ毎にまとまるように置くことにより、同じ区分以外の分割ブロック画像データが置かれるものと違い、プロセッサエレメント相互間のインターフェースや特殊なＬＳＩ回路が不要になる。

さらに本発明の主なる特徴を以下に列挙する。

本発明は、欠陥画像の切り出しを欠陥特徴抽出手段の分配部で行わせることで、専用の画像切り出し処理を省略できる。

本発明は、欠陥特徴抽出手段でＡＤＣを行うことで、リアルタイムＡＤＣ処理が出来る。

本発明は、画像データメモリの記憶容量を増やし、記憶可能なチップ数を増やすことで、比較後の欠陥画像切り出し処理の自由度向上と、繰り返し検査、検査時の条件出し、画像解析、デバック効率等を上げることが出来る。

本発明は、プロセッサエレメントの内部メモリ内で各チップ毎に割り当てるメモリ領域をチップサイズに応じて可変とすることで、同一メモリ上に効率よく画像を記憶することができる。

本発明は、マルチプロセッサユニットユニットを１式追加し、位置ずれ検出処理を独立させることで位置ずれ検出範囲の拡大、高性能化等が容易に図れる。

本発明は、画像データメモリとマルチプロセッサユニットを複数個並列に並べて並列処理させることで高性能化が図れる。

本発明は、マルチプロセッサユニット内のプロセッサエレメント数を変更（増減）することで処理性能を変更できる。

本発明は、画像データメモリはデータバッファを含み、画像データメモリは、データ書き込み時にはデータの並び順序によってポインタ操作方向を切り替え、データ読み出し時には常に１方向でポインタ操作することで常に同一並びのデータを読み出せる。

本発明は、画像データ取得手段が順次取得する連続画像データを扱う画像処理装置に適用することで、双方向検査のような反転画像の比較を高速で行うことができる。

以下、本発明の実施形態を図を用いて説明する。

図１に本発明によるウエハ外観検査用画像処理装置の１実施形態を示すブロック図を示す。１０１はセンサ（画像データ取得手段）、１０２はＡ／Ｄ変換回路、１００は画像処理装置である。同図においてセンサ１０１は検査画像を得るためのラインセンサで、検出した画像データはＡ／Ｄ変換回路１０２によってデジタル画像に変換され、連続的な２次元画像として画像処理装置１００に入力される。すなわち、センサ１０１が、半導体のウエハのチップを検査光線等で走査して連続した画像データを取得し、画像処理装置１００に提供するのである。

画像処理装置１００は複数のプロセッサを並べたマルチプロセッサ構成となっており、画像データメモリであるメモリ１０３、画像処理の機能によって２つのグループにグループ分けしたマルチプロセッサユニットＡ１０４（欠陥情報検出手段）とマルチプロセッサユニットＢ１０６（欠陥特徴抽出手段）、全体制御コンピュータ１０５で構成する。メモリ１０３は複数のチップ画像を記憶できるメモリ空間を持ち、入力画像を一旦格納した後、マルチプロセッサユニットＡ１０４に任意のタイミングで連続画像を出力する機能、マルチプロセッサユニットＢ１０６に指定した矩形領域の画像を切り出す画像切り出し機能１０７を併せ持つ。

マルチプロセッサユニットＡ１０４、マルチプロセッサユニットＢ１０６はメモリ１０３からの画像を各プロセッサエレメント（ＰＥ）に割り当てる分配処理部と、４ヶのプロセッサエレメント（ＰＥ）で構成する。分配処理部は連続的な２次元画像を矩形のブロック単位に分割する機能、及びブロック単位の画像を各プロセッサエレメントに分配する機能を持ち、各プロセッサエレメントで分配された画像を用いた像処理を繰り返すことでリアルタイムに検査を行う。マルチプロセッサユニットＡ１０４で位置補正と比較処理を行い、マルチプロセッサユニットＢ１０６では特徴抽出処理を行う。

全体制御コンピュータ１０５は各マルチプロセッサユニットとのデータ交換、メモリ１０３の制御の他、検査前のパラメータ設定、検査結果の収集と格納、表示、他の装置とのデータ交換等を行う。

図２〜１６を使用して検査時の動作を説明する。

図２はウエハ外観検査での検査タイミング例を示す。図は４チップ分の検査としてチップ〔１〕２０１、〔２〕２０２、〔３〕２０３、〔４〕２０４の順に検査した場合の例を示し、ラインセンサ１０１にて図の左側から右側に連続的に画像を検出し、同時にチップ〔１〕２０１〜〔４〕２０４の順で各チップの比較領域となる画像をメモリ１０３に書き込む２０５。この時、連続画像を二次元画像として扱うため、ラインセンサの画素Ｎｏ．と１ライン毎に制御するライン座標で管理する。最初のチップ〔１〕２０１の画像書き込みが終了した時点から記憶したチップ〔１〕画像を読み出し、マルチプロセッサユニットＡ１０４に転送２０６する。マルチプロセッサユニットＡはまず最初のチップ〔１〕画像が転送されて来ると、マルチプロセッサユニット１０４内の内部メモリに一旦格納する。そして第二チップ〔２〕２０２画像が転送されるとその画像を記憶するとともに、記憶しておいたチップ〔１〕画像とチップ〔２〕画像との位置補正、比較２０７をマルチプロセッサユニット１０４で行い、欠陥候補の大まかな位置情報を全体制御コンピュータ１０５に出力する。全体制御コンピュータは求まった欠陥の位置情報から画像切り出し位置を求めメモリ１０３内の画像切出部１０７に設定すると、メモリ１０３から切り出された欠陥部画像がマルチプロセッサユニットＢ１０６に転送される。マルチプロセッサユニットＢ１０６は転送された欠陥部画像を基に特徴抽出２０８を行い、欠陥個々の欠陥座標、欠陥サイズ、欠陥面積等の詳細な特徴量を求め、その結果を全体制御コンピュータ１０５に出力する。以降、これらの処理を全チップに対し繰り返す。また全体制御コンピュータはこれらの処理結果を表示、あるいは外部に出力することで検査が実行される。実際の検査ではさらにリアルゴースト処理（或いはダブルディテクション処理とも呼ぶ）により前後チップとの比較結果から共通欠陥だけを欠陥とする処理を行うが、ここでは省略して説明する。

次にマルチプロセッサユニットＡ・Ｂの内部構造と各プロセッサへの画像分配方法を説明する。

図３はマルチプロセッサユニット内部のプロセッサエレメント構成を示し、画像分配回路３０１に接続された４ヶのプロセッサエレメントＰＡ０ ３０２、ＰＡ１ ３０３、ＰＡ２ ３０４、ＰＡ３ ３０５から成る。プロセッサエレメントＰＡ０ ３０２、ＰＡ１ ３０３、ＰＡ２ ３０４、ＰＡ３ ３０５は、図１に示す各プロセッサエレメント（ＰＥ）に該当する。

各プロセッサエレメントの内部はＣＰＵ、内部メモリで構成する。ＣＰＵは分配回路から転送された画像を内部メモリに格納しながら、１チップ手前で事前に記憶しておいた隣接チップとの比較演算処理を行う。なお、メモリへの画像格納はＤＭＡ転送としても良い。内部メモリは画像処理プログラム、検査パラメータの格納、演算用ワーク等に用いる他、画像記憶メモリとしても用い、１ＰＥが担当する１チップ領域内の画像全てを記憶できるだけのメモリ容量を持つ。処理した結果と検査パラメータは全体制御コンピュータとの間でデータ交換される。

図４に各プロセッサエレメントへの画像分配動作を示す。検出された画像を分配するため、各チップ毎に検査チップ領域の先頭から一定サイズの画像ブロックに分割し、最初の画像ブロック４０１をＰＡ０ ３０２に、次の画像ブロック４０２をＰＡ１ ３０３に、次の画像ブロック４０３をＰＡ２ ３０４に、次の画像ブロック４０４をＰＡ３ ３０５のように順次分配してゆき、画像ブロック４０５は再度ＰＡ０に戻り、以降４ブロック毎に順次繰り返すことで連続画像を処理することが出来る。また画像分配時、各ブロック間を少しづつオーバーラップさせることでブロック境界での非検査領域の発生を防止する。なお、ブロックサイズ、オーバーラップ量は検査前に事前に設定しておく。

図５に画像分配回路３０１のブロック図を示す。分配回路３０１はチップ内座標カウンタ５０１、プロセッサエレメントＰＡ０用画像切り出し部５０２、プロセッサエレメントＰＡ１用画像切り出し部５０３、プロセッサエレメントＰＡ２用画像切り出し部５０４、プロセッサエレメントＰＡ３用画像切り出し部５０５で構成する。チップ内座標カウンタはチップ開始座標で初期化され、画像検出に同期したライン単位の同期信号によって画像取り込みと同時にカウント動作する。プロセッサエレメント用画像切り出し部５０２〜５０５では内部に設けた開始座標コンパレータ５０６で各画像ブロックの開始座標を判定し、チップ内座標が開始座標と一致した座標からライン数カウンタ５０８で画像ブロックサイズ分のカウントが終了するまでの期間画像切出５０９で切り出した画像を各プロセッサエレメントに出力する。各ブロックの開始座標とブロックサイズはプロセッサエレメント用画像切り出し部５０２〜５０５内部に設けた開始座標テーブル５０７と、ライン数カウンタ部５０８にそれぞれ事前に設定しておく。例えばブロックサイズをＢＳ、ブロックＮｏ．をｎとすると、オーバーラップなしの場合の座標指定はブロックＮｏ．をｎと仮定するとブロック開始点：・・・、（ｎ−１）×ＢＳ、（ｎ）×ＢＳ、（ｎ＋１）×ＢＳ、・・・、ブロックサイズ：ＢＳとなり、オーバーラップ（ＯＶ）を含める場合の座標指定はブロック開始点：・・・、（ｎ−１）×ＢＳ−ＯＶ、（ｎ）×ＢＳ−ＯＶ、（ｎ＋１）×ＢＳ−ＯＶ、・・・、ブロックサイズ：ＢＳ＋ＯＶ×２となる。なお、開始座標テーブルはカウンタ等での代用も可能である。

図６は各プロセッサエレメント内での比較処理方法を示す。図は３チップ分の検査例を表したもので、チップ１ ６０１、チップ２ ６０２、チップ３ ６０３の順で検査を行う。また各プロセッサエレメントＰＡ０〜ＰＡ３のメモリ空間（画像領域）を６０４〜６０７に示す。各チップ内は画像ブロック０〜１１の１２ブロックに分割され、ブロック０をＰＡ０に、ブロック１をＰＡ１に、・・・のように順番に分配してゆくことにより、各プロセッサエレメントのメモリ空間６０４〜６０７には図のようにチップ内の同一ロケーション画像（同じ区分の分割画像データ）が格納される。各プロセッサエレメントでこの分配画像を用いて隣接チップの同一ブロック（同一ロケーション）同士を比較することで欠陥を検出できる。

すなわち、マルチプロセッサユニットＡの分配部が各チップの画像データを複数に分割して各内部メモリの空間に配る区分単位の分割ブロック画像データは、同じ区分のものが各内部メモリ毎にまとまって置かれる。

なお、メモリ空間６０４には、分割画像データが０・４・８と、メモリ空間６０５には、分割画像データが１・５・９と番号を飛ばして離れた順番に置いたが、プロセッサエレメントの処理速度が速ければ、連続する順番の分割画像データをメモリ空間に分配しても良い。

次に、メモリ１０３の動作について説明を行う。

図７はメモリ１０３の構成を示し、画像を格納するメモリ７０１、メモリのＲ／Ｗ（読み出し／書き込み）制御を行うメモリ制御７０２、検出画像を書き込むためのＷ制御部７０３、マルチプロセッサユニットＡ１０４への画像を読み出し転送するためのＲ１制御部７０４、マルチプロセッサユニット１０６への画像を読み出し転送するためのＲ２制御部７０５、及び、ウエハ座標を管理するためのウエハ座標制御７０６、検出された欠陥部の画像切り出し位置を設定するための欠陥座標メモリ７０７、全体制御コンピュータ１０５から欠陥切り出し位置を設定するための制御バスＩＦ７０８からなり、Ｗ制御部７０３、Ｒ１制御部７０４、Ｒ２制御部７０５を独立に制御することで検査画像を取り込みながら、任意のタイミングで任意の検査画像を各マルチプロセッサユニットに転送する。

図８にメモリ７０１のメモリマップを示す。メモリのデータ幅は６４ｂｉｔとし、全メモリ空間を４等分する。各分割領域には１チップ分の検出画像を記憶することが出来、１チップ検査する毎に順次分割領域を切り替えることで最大４チップ分の検出画像を記憶することが出来る。メモリアドレスは各領域毎にチップ内座標によってライン単位で管理し、各分割領域を区別するためメモリアドレスの若い方から順にメモリ領域Ｎｏ．（〔１〕〜〔４〕）を割り当てる。また全メモリ空間をリングメモリとして構成し、５チップ目以降の検査では領域Ｎｏ．〔４〕から再度領域Ｎｏ．〔１〕に戻るループ動作を行うことで分割領域の数を超えた検査にも対応することが出来る。メモリ内に格納されている検査画像の中から特定領域の画像を参照したい場合は、メモリ領域Ｎｏ．とチップ内座標を用いて指定する。

図９に検出画像の構成を示す。画像はセンサ１０１の持つｎ画素幅のラスタースキャン画像９０１として検出される。このとき各ラインの間隔は１画素サイズとなり、検査方向に１ライン移動する毎にセンサの画素並び順で連続的に読み出され、連続画像９０２として転送される。また各ライン間の帰線時間に相当する期間は画像転送を一時中断し、ブランク期間９０３を設けると同時にライン座標を更新しウエハ上の座標を管理する。

図１０を用いメモリの入出力動作について説明する。同図はＵＰ検査においてチップサイズＬの４チップを検査した場合のメモリ動作を示す。図中、「検出画像」はＷ制御部７０３に入力される連続画像、「ウエハ座標」はウエハ座標制御部７０６管理されるウエハ座標カウンタのカウント値、「Ｗｓｔａｒｔ」は各チップのチップ開始座標を示す書き込み開始信号、「Ｗアドレス」はＷ制御部内のアドレス制御部で管理するチップ内座標カウンタのカウント値、「Ｒ１ｓｔａｒｔ」は各チップのチップ開始座標を示す読み出し開始信号、「Ｒ１アドレス」はＲ１制御部７０４内のアドレス制御部で管理するチップ内座標カウンタのカウント値、「Ｒ１」はマルチプロセッサユニットＡ１０４に転送する読み出し画像を示す。検査が開始されるとウエハ座標がカウントアップし、４チップの検査が終了した時点でウエハ座標ＷＬに達し検査が終了する。このとき、ウエハ座標が事前に設定された各チップのチップ開始座標と一致したタイミングでＷ ＳｔａｒｔをＷ制御部に出力する。Ｗ制御部ではＷ ｓｔａｒｔが入力されるとＷアドレスのカウント動作を開始し、指定されたチップサイズに達するまでの間、入力された検出画像データの指定領域への書き込みをメモリ制御部７０２に対し指示する。

一方、Ｗ動作が開始したタイミングから時間ＤＬだけ遅延したタイミングでＲ１ ＳｔａｒｔをＲ１制御部７０４に出力すると、Ｒ１制御部はＲ１アドレスのカウント動作を開始し、指定されたチップサイズに達するまでの間、メモリ制御部対し指定した画像データの読み出しを指示し、読み出された画像データをＲ１画像として出力する。Ｗ制御、Ｒ１制御共にメモリ空間上のチップ領域指定は任意であるが、通常はＷ Ｓｔａｒｔで書き込みを開始し、１チップ分の画像書き込みが終了した時点でＲ１ Ｓｔａｒｔにより読み出しを開始させる。Ｗ ＳｔａｒｔとＲ１ ＳｔａｒｔのタイミングはＤＬにて任意に設定する。なお、Ｗ制御部ではＷ Ｓｔａｒｔ、Ｒ１制御部ではＲ１ Ｓｔａｒｔが入力される毎にメモリ領域Ｎｏ．を更新する。

Ｒ２画像読み出しについても基本動作は同様であるが、Ｒ２では欠陥部に特定した任意の位置から矩形画像を切り出す必要があり、読み出しアドレスの指定方法、チップサイズの指定方法等を変更する。Ｒ２画像読み出し特有の処理については別途説明する。

次にメモリ制御部について説明する。メモリ制御部７０２はＷ制御部、Ｒ１制御部、Ｒ２制御部との間に入り、図１１に示すように８ｂ→６４ｂ並び替え回路１１０２、２式の６４ｂ→８ｂ並び替え回路１１０３、１１０４とメモリＩＦ １１００、及びメモリ１１０１で構成する。各制御部との入出力画像は８ｂｉｔ幅のデータとして扱い、メモリとの入出力は６４ｂｉｔ幅データで扱う。またメモリＩＦ １１００にはこれら入出力データのアービトレーション機能を内蔵する。

図１２にメモリＲ／Ｗ制御タイミングを示す。「画像Ｗ」はＷ制御部７０３からの書き込み画像（８ｂｉｔ画像）、「メモリデータＤＴ」はメモリとの入出力を行うためのデータバス（６４ｂｉｔデータ）、「画像Ｒ１」はＲ１制御部７０４からの読み出し画像（８ｂｉｔ画像）、「画像Ｒ２」はＲ２制御部７０５からの読み出し画像（８ｂｉｔ画像）を表す。画像データの入出力は常に１ライン単位で扱い、図中のｐ−１、ｐ、ｐ＋１等は各ラインのラインＮｏ．を示す。

８ｂ→６４ｂ並び替え１１０２は例えば１ラインが６４画素幅（１画素は８ｂｉｔ）と仮定すると、最初に画素番号０〜７の８画素を６４ｂｉｔのデータに並べ替え、同様に画素番号８以降も８画素単位で並び替えて行き、最終的に８ｂｉｔ×６４画素を６４ｂｉｔ×８ヶのメモリ書き込み用データブロックに変換する処理、一方、６４ｂ→８ｂ並び替え１１０３、１１０４は８ｂ→６４ｂの逆で、メモリから読み出したデータブロック（６４ｂｉｔ×８ヶ構成）を元の１ライン８ｂｉｔ×６４画素の画像に戻して出力する処理を行う。

画像Ｗは入力されると８ｂ→６４ｂ並び替えで８ｂｉｔ画像から６４ｂｉｔデータブロックに並び替えられ、メモリＩＦに送られ１ブロック分バースト書き込みする。バースト書き込みは画像Ｗの入力周期で行われる（１ラインに１回だけ実施される）。読み出し処理はバースト書き込みの合間を利用し、Ｒ１画像、Ｒ２画像のバースト読み出しを行った後、６４ｂ→８ｂ並び替え回路１１０３、１１０４にて各々８ｂｉｔ画像に戻して出力される。

このようにデータの並び替え処理とバースト読み出し×２回、バースト書き込み×１回のメモリアクセスを１ライン毎に繰り返すことで自由にメモリをＲ／Ｗすることが出来る。

次に欠陥部の矩形画像を切り出し転送する処理について説明する。

図１３は比較処理後の欠陥検出例を示し、４チップ分の検査により、チップ２、チップ３でａ １３０１、ｂ １３０２、ｃ １３０３、ｄ １３０４の計４欠陥が検出された状態となっている。欠陥部の矩形画像を切り出す場合、切り出し画像による再検査、濃淡差演算等が実施できるよう比較対照となった隣接チップの比較領域も同時に切り出し転送する。例えば欠陥ａ １３０１の場合は比較対照の画像ａ’ １３０５、欠陥ｃ １３０３の場合比較対照の画像ｃ’ １３０６についても切り出しを行う。なお、比較対照画像についてはａ １３０５欠陥の場合チップ３側から切り出すことも可能である。

図１４に欠陥部画像の切り出し位置指定方法を示す。図の各欠陥は図１３での２欠陥分を示しており、欠陥ａ １４０１を例に取ると、チップ開始点（０，０）を基準にライン方向切り出し開始点Ｌａ、ライン方向のブロックサイズＬｓ、及びライン内の画素方向開始点Ｐａ、画素方向のブロックサイズＰｓとして設定する。またメモリ内の切り出しチップを指定するため、メモリ領域Ｎｏ．でチップ２の領域、及び比較対照のチップ１の領域を指定し、Ｌａ、Ｌｓ、Ｐａ、Ｐｓは共通に用いる。他の欠陥についても同様に設定することで欠陥部の画像切り出しを行うが、ブロックサイズＬｓ、Ｐｓは全欠陥共通サイズとし初期パラメータで設定する。

図１５に欠陥画像切り出し例、及びマルチプロセッサユニットＢへの転送方法を示す。チップ１ １５０１には〔１〕〜〔４〕の４欠陥が検出され、チップ２ １５０２を比較チップとし両チップから画像を切り出す例を示す。各欠陥の切り出し位置をチップ原点（０，０）基準で指定し切り出しを実行すると、欠陥〔１〕〜〔４〕に対してブロックサイズＬｓ×Ｐｓの画像が各２面分（２チップ分）切り出される。この画像を転送する場合、欠陥〔１〕のチップ１画像、チップ２画像、欠陥〔２〕のチップ１画像、チップ２画像、・・・欠陥〔４〕のチップ１画像、チップ２画像の順で連続的に転送する。但し、検出された全ての欠陥画像転送が終了した場合、一時的に欠陥数が減少し転送しきってしまった場合、欠陥数が少ない場合などはこの限りではなく、各欠陥毎に細切れに転送されることもある。切り出し位置は全体制御コンピュータより制御バスＩＦ ７０８経由で、図７の欠陥座標メモリ７０７上に設定すると、１欠陥毎に順次Ｒ２制御部に切り出し指示が発行される。切り出し転送された欠陥画像はマルチプロセッサユニットＢ １０６に出力され、同マルチプロセッサユニットＢ １０６内の分配部にて常に欠陥画像と比較画像を１組の画像ブロックとして扱うことで連続画像の場合と同様各マルチプロセッサユニットに欠陥画像を分配出来る。

以上の処理を組み合わせることでリアルタイム処理に適した画像処理を実現する。

図１６にリアルタイム処理例を示す。１６０１はマルチプロセッサの機能別分割を実施しない場合で且つ欠陥数が少ない場合、１６０２は同一構成（機能別分割を実施しない場合）で欠陥数が多い場合を示す。

位置補正および比較処理の欠陥情報検出と、欠陥特徴抽出検出との機能を分割しない場合には、図のように欠陥数が大きく変動することで欠陥の特徴抽出処理にかかる時間も変動する。

すなわち、機能分割しないで、欠陥情報検出と欠陥特徴抽出検出を順番に行うようにすると、欠陥特徴抽出検出が終わるまで、次の欠陥情報検出をすることができなく、検査開始タイミングが後ろにずれこむ等の問題が生じてしまう。このため、連続的に処理を行わなければならないリアルタイム処理には適さなかった。欠陥数に制限を設けることも可能であるが、近年の傾向としてより多くの欠陥検出が望まれることも多く適切ではない。

これに対し、１６０３は欠陥の特徴抽出処理を分離し、独立したマルチプロセッサユニットで、欠陥情報（比較処理）の検出処理と並行した処理を行わせることで、欠陥数の増減による比較処理時間の変動を最小限に抑えることが出来、結果としてリアルタイム性を確保しながら、かつより多くの欠陥を処理することが出来る高速な外観検査装置用画像処理装置を提供できる。

またマルチプロセッサユニットは、内部メモリに格納する欠陥情報検出の比較処理に関する画像処理プログラムを替えることで、画像処理内容を変更できる。つまり、マルチプロセッサユニットは、画像処理プログラムの入れ替えだけで、画像処理内容が変更されるので、欠陥情報検出を種々の観点から調べたい多くの要求に容易に応ずることができる。

マルチプロセッサユニットは、画像処理内容が固定化されてしまう画像処理専用ＬＳＩと違って、画像処理プログラムの入れ替えることで、種々の欠陥情報検出に柔軟に応ずることができる使い勝っての良いものである。

しかも、マルチプロセッサユニットのプロセッサエレメント数を増やすことで、画像処理専用ＬＳＩと変わらない高速の画像処理を提供できる。

またマルチプロセッサユニットで構成される欠陥情報検出手段の分配部が、各チップの画像データを複数に分割して各内部メモリに配る区分単位の分割ブロック画像データは、同じ区分のものが各内部メモリ毎にまとまって置かれる。このため、隣接チップの分割ブロック画像データの比較処理は、内部メモリとＣＰＵがセットになっているプロセッサエレメントのクローズ内で行われるので、欠陥情報検出の演算処理が迅速に行われる。しかも、分配部で同じ区分のものを各内部メモリ毎にまとまるように置くことにより、同じ区分以外の分割ブロック画像データが置かれるものと違い、プロセッサエレメント相互間のインターフェースや特殊なＬＳＩ回路が不要になる。

図１７に本発明の第２の実施例を示す。

同図は図１において画像切出１０７を省略し、マルチプロセッサユニットＢ １０６内の画像分配部で直接画像を切り出してしまうことを特徴とする画像処理装置の構成を示す。図１の場合、メモリ１０３からマルチプロセッサユニットＢ １０６に出力する画像は欠陥部の切り出し画像であったが、同図ではマルチプロセッサユニットＡ １０４に対する画像出力同様に連続画像を出力する。

図１８に画像切り出し処理の例を示す。図は検出画像の検査チップ領域内に４ヶの欠陥が検出された場合を示し、各欠陥毎に画像を切り出し、順次各プロセッサエレメントに分配処理することで特徴抽出処理を行う。画像切り出し処理を行うため、欠陥部の切り出し開始点、ブロックサイズを画像分配部に設定する。設定は画像の切り出し順とし、まず欠陥１８０１の切り出し開始点とブロックサイズをＰＡ０用画像切り出し部に設定、欠陥１８０２の切り出し開始点とブロックサイズをＰＡ１用画像切り出し部に設定、・・・・のように行い、１８０３、１８０４についても同様に設定する。但し、比較対照画像も必要となるため、隣のチップ画像についても同一座標の画像を切り出す。この方法により、メモリ１０３部等に専用の画像切り出し機能を持たない構成でも特徴抽出処理部をすることが可能な外観検査装置用画像処理装置を提供出来る。

図１９に本発明の第３の実施例を示す。

同図は図１においてマルチプロセッサユニットＢ １０６にて実施する特徴抽出処理に加え、ＡＤＣ（ＡｕｔｏＤｅｆｅｃｔ Ｃｌａｓｓｉｆｉｃａｔｉｏｎ：自動欠陥分類）処理も同時に実施させることを特徴とする。ＡＤＣは検出された欠陥がどのような欠陥であったかを自動的に分類する機能で、不良解析などに有効な機能となっている。また欠陥画像とその比較画像の両画像を用いることで効率良く実施出来るため、図１の発明においては特徴抽出用に切り出した画像をそのまま流用する。処理能力が不足する場合はマルチプロセッサユニットＢ内のプロセッサ数を追加することで対応可能である。ＡＤＣの実施方法には２通りあり、検査終了後に実施するタイプものと、検査中に実施するタイプがある。しかし、検査終了と同時に結果が出力できる後者の要望が高い。本発明においては特徴抽出と同時に実施できるため、リアルタイム処理によるＡＤＣ機能を持った外観検査装置用画像処理装置を提供出来る。

図２０〜図２２に本発明の第４の実施例を示す。

図１におけるメモリ１０３の容量を増やすことで処理の自由度を増やすことを特徴とする。図２０はメモリ１０３のメモリマップの１例を示し、２００１は４チップ分の記憶容量を持たせた場合、２００２は倍の８チップ分の記憶容量を持たせた場合を示す。

図２１は５チップ検査を行った例で、図２の場合とは異り、リアルゴースト処理の終了を待って特徴抽出用の欠陥画像を切り出した場合を示している。同図の場合、欠陥画像の切り出し開始点がチップ〔４〕の検査中と重なり、チップ〔５〕の検査途中まで継続している。また欠陥数が増えるほどチップ〔５〕の検査との重なる時間が増えてしまうことになる。リアルゴースト処理を実行した場合、前後の隣接チップ同士の比較で共通に検出された欠陥のみを真の欠陥とするため、図の例においては例えばチップ〔１〕とチップ〔２〕の比較、チップ〔２〕とチップ〔３〕の比較で共通に検出された欠陥をチップ〔２〕の欠陥とする。従って、最初に切り出される欠陥は前後チップの比較が最初に行えるチップ〔２〕画像となり、比較画像としてはチップ〔１〕、又はチップ〔３〕となる。チップ〔１〕画像の切り出しが必要となった場合にはメモリ上にチップ〔１〕画像が残っている間に行う必要がある。

メモリ１０３のメモリ容量が図２０の２００１のように４チップだったとすると、図２１の例ではチップ〔５〕の検査開始によりチップ〔１〕画像がチップ〔５〕画像に上書きされてしまい、チップ〔１〕画像の切り出しに支障が出ることになる。これを図２０の２００２のように８チップ分記憶可能なメモリ容量とすることで、チップ〔１〕画像を長い間保存しておくことができ、欠陥画像の切り出し処理に余裕を持たせることが出来る。また、複数チップの画像を格納できるメモリ容量を持たせることで、メモリ上に格納された画像同士で繰り返して検査出来るようになる。これにより検査パラメータの最適化を図る場合や画像の解析等が容易になると共に、デバッグ作業の効率向上にも有効である。また検査画像の保存、保存画像による検査も出来るため、オフライン作業も可能である。

図２２に繰り返し検査の１例を示す。タイプ１は４チップ分の格納画像を用い〔１〕〔２〕〔３〕〔４〕〔１〕〔２〕〔３〕〔４〕〔１〕〔２〕〔３〕〔４〕・・・・の順で繰り返し検査した場合、タイプ２は４チップ分の格納画像を用いて双方向検査を伴い〔１〕〔２〕〔３〕〔４〕〔４〕〔３〕〔２〕〔１〕〔１〕〔２〕〔３〕〔４〕・・・・の順で繰り返し検査を行った場合、タイプ３は２チップ分の格納画像を用いて〔１〕〔２〕〔１〕〔２〕〔１〕〔２〕・・・・の順で繰り返し検査を行った場合、タイプ４は２チップ分の格納画像を用いて〔２〕〔３〕〔２〕〔３〕〔２〕〔３〕・・・・の順で繰り返し検査を行った場合を示し、このように任意のチップ間で検査することができる。

このように大容量メモリにより記憶可能なチップ数を増やすことで、画像切り出し処理の自由度向上、検査パラメータの最適化、画像解析、デバッグ効率の向上などが出来る外観検査装置用画像処理装置を提供出来る。

図２３に本発明の第５の実施例を示す。

図１のメモリ１０３において検査対象のチップサイズに応じメモリ領域の分割数を可変とすることを特徴とする。図はチップサイズによって分割数を変更した３通りのメモリ領域設定例を示す。２３０１はメモリ空間内に４チップ分のメモリ領域を設定した場合のメモリマップで図中ｎ＝４の場合を示す。２３０２は２３０１に対してｎを２倍、２３０３はｎを４倍とした例を示す。２３０１における最大チップサイズをＳと仮定すると、Ｓ＞検査チップサイズ≧Ｓ／２の場合２３０１の設定、Ｓ／２＞検査チップサイズ≧Ｓ／４の場合２３０２の設定、Ｓ／４＞検査チップサイズの場合２３０３の設定を用いることでメモリ１０３を効率よく使用することが出来る。図２４に適用例を示す。同一記憶容量のメモリを使用し、分割数を変えた時に記憶できるチップ数の違いを表し、図ではチップサイズが各Ｓ、Ｓ／２、Ｓ／４の場合を示している。図中のチップ画像はどの例においても全チップ記憶可能であり、チップサイズにより格納可能なチップ数を変えることが出来る。このようにチップサイズに応じて記憶領域を可変とすることで、メモリを効率的に使用することが可能な外観検査装置用画像処理装置を提供出来る。

図２５に本発明の第６の実施例を示す。

マルチプロセッサユニットＣ ２５０１を１式追加し、マルチプロセッサユニットＡ
１０４で行っていた位置ずれ検出処理を分離してマルチプロセッサユニットＣ ２５０１で実施させることを特徴とする。追加したマルチプロセッサユニットＣ ２５０１に画像を転送するため、メモリ２５０１には専用の画像出力を１ヶ追加し、追加ユニットでの処理結果は全体制御コンピュータとの間でデータ交換される。

図２６に処理タイミングを示す。位置ずれ検出と比較を分離したことで、図のように専用マルチプロセッサユニットで並列処理させることができ、一般的に演算量の多くなる位置ずれ検出処理内容を最適化することが可能になる。また演算時間の割り当てを増やすことも可能となるため、位置ずれ検出のように検出範囲を拡大するほど演算量が増大してしまう処理にも柔軟に対応することが可能である。

図２７は検査タイミングの例を示す。図２で示した検査タイミングと比べると位置ずれ検出処理が独立している点が異なり、検査が始まるとまず最初にマルチプロセッサユニットＣ ２５０１で位置ずれ検出を行う。次に、求まった位置ずれ量を全体制御コンピュータ１０５経由でマルチプロセッサユニットＡ １０４に出力する。マルチプロセッサユニットＡでは与えられた位置ずれ量に基づき位置補正と比較処理を行い欠陥を検出する。この図では１チップ分全ての領域で位置ずれ量を演算し、その後比較処理する例を示してあるが、もう少し細かくし各画像ブロック単位で位置ずれ量をプロセッサＣからプロセッサＡに送って比較する構成を取っても良い。

次にメモリ１０３側の変更ポイントについて説明する。
図２８にメモリ制御部の構成を示す。基本的構成は図１１と変わらず、マルチプロセッサユニットＣ ２５０１に画像を出力するためのＲ３制御部２８０１を追加する。Ｒ３制御部の動作については図７のＲ１制御部７０４と共通であり、やはりＲ３制御部用にＲ３
Ｓｔａｒｔを追加し起動をかける。Ｒ３ ＳｔａｒｔのタイミングはＲ２ Ｓｔａｒｔ同様任意設定可能な仕様とする。

図２９にメモリのＲ／Ｗ制御タイミングを示す。基本的な制御タイミングについても図１２の時と変わらず、Ｒ３の画像読み出し２９０１と読み出し後の画像出力２９０２を追加することで対応できる。１ライン毎に８ｂ→６４ｂ変換と６４ｂ→８ｂ変換を行いながらメモリのバースト読み出し×３回、バースト書き込み×１回を繰り返すことで実現出来る。

これらの変更により、３グループのマルチプロセッサユニットを用い各グループに位置ずれ検出、比較、特徴抽出を独立処理させることで、高性能な位置ずれ検出機能を持つ外観検査装置用画像処理装置を提供出来る。

図３０に本発明の第７の実施例を示す。

同図は図１を基に各処理部を複数並列に並べ、並列処理させることで高性能化できることを特徴とする。センサ３００１で検出した画像をＡ／Ｄ １０２によりデジタル画像として画像処理装置１００に入力する。画像処理装置１００はメモリ１０３、マルチプロセッサユニットＡ １０４、マルチプロセッサユニットＢ １０６を各４式並べた並列画像処理装置として構成する。ここでは並列数をチャンネルと表現し、同図においてはＣＨ０〜ＣＨ３の４チャンネル並列画像処理装置として説明を行う。メモリは１０３がＣＨ０用、３００２がＣＨ１用、３００３がＣＨ２用、３００４がＣＨ３用、マルチプロセッサユニットＡは１０４がＣＨ０用、３００５がＣＨ１用、３００６がＣＨ２用、３００７がＣＨ３用、マルチプロセッサユニットＢは１０６がＣＨ０用、３００８がＣＨ１用、３００９がＣＨ２用、３０１０がＣＨ３用に用いる。またセンサ３００１については例として６４０画素幅のラインセンサを用いることとする。

画像処理装置に入力された画像をチャンネル分割し、各チャンネル毎に異なった領域の画像をメモリ１０３及び、３００２〜３００４に書き込む。

図３１に画像分割の方法を示す。センサ３００１の６４０画素を１２８画素毎に５等分し、第１画素〜１２８画素をＡブロック、第１２９画素〜２５６画素をＢブロック、第２５７画素〜３８４画素をＣブロック、第３８５画素〜５１２画素をＤブロック、第５１３画素〜６４０画素をＥブロックとする。画像処理側のＣＨ０〜ＣＨ３への割付は図のように、ＡブロックとＢブロックをＣＨ０に、ＢブロックとＣブロックをＣＨ１に、ＣブロックとＤブロックをＣＨ２に、ＤブロックとＥブロックをＣＨ３に対応させ、各チャンネルのメモリ１０３及び、３００２〜３００４に書き込む。各チャンネルでは各チャンネル毎にメモリに書き込まれた２５６画素幅の画像を用いて処理を行う。各チャンネル間で画像をラップさせてあるのはチャンネル間で非検査領域が出ないようオーバーラップ処理させるためである。図４でもオーバーラップ処理について少し触れたが、図４の場合には連続画像をライン方向にブロック分割したときのブロック間処理を示し、ここでの説明はチャンネル間の処理を示している。従って両者を組み合わせることでブロック画像の周囲全てをオーバーラップ処理することが出来る。

メモリへの画像書き込み時にチャンネル分割を行うため、各チャンネルでは個別に今まで説明してきた位置補正、比較、特徴抽出といった一連の画像処理を実施することで高速な並列画像処理を実現できる。またチャンネル数を増やすほど高速化が可能である。なお、検査装置の検査速度を高速化するには画像処理装置の処理能力を向上させるだけではなく画像の検出速度も合わせて高速化することが重要なポイントになっている。特に画像検出速度の向上には、センサ部分の検出速度向上が必要があり、ラインセンサの場合は１ライン分の画像を１出力（１タップ）から読み出すのではなく、１ライン分の画像を分割し複数の出力から同時に読み出せるマルチタップ構造のセンサを用い、読み出し時間を短縮することで画像検出時間の高速化を図ることが多い。本発明においてもこのようなマルチタップ構成のセンサを用いても良い。このようにメモリとマルチプロセッサユニットを複数個並列に並べて並列処理させることでさらに高性能な外観検査装置用画像処理装置を提供出来る。

図３２に本発明の第８の実施例を示す。

図は図３のマルチプロセッサユニットをベースにプロセッサエレメントＰＡ４ ３２０１を１式追加した例を示す。マルチプロセッサユニットは複数のプロセッサエレメントで構成し、これらを並列処理させることで高速に画像処理を行う。従って、プロセッサの並列数を増やすことで処理能力を向上でき、またプロセッサ数を減らすことで処理能力を下げることが出来る。このようにプロセッサ数を変更することで処理性能を自由に設定出来ることを特徴とする。

図３３でプロセッサ数を変えた場合の動作タイミングについて説明する。図左側はＰＡ０〜ＰＡ３の４プロセッサエレメント構成、図右側はＰＡ０〜ＰＡ４の５プロセッサエレメント構成の例を示す。
４プロセッサエレメント構成の場合、画像ブロックの４周期毎に各プロセッサエレメントに分配し処理させるが、５プロセッサエレメント構成の場合は画像ブロックの５周期毎に各プロセッサエレメントに分配し処理させる。この場合のブロックサイズはどちらも共通とする。図の場合、画像ブロック毎の検出時間が４プロセッサエレメント構成ではｔ１、５プロセッサエレメント構成ではｔ２となっており、５プロセッサエレメント構成では画像検出速度が高速化され、ｔ１＞ｔ２の関係にある。各プロセッサには最低限確保しなければならない演算時間があり、４プロセッサエレメント構成を例に取ると画像ブロックの検出時間が高速化されｔ２になってしまうと各プロセッサに割り当てられる演算時間が不足し、欠陥検出に支障が出てしまう。このようなとき、プロセッサエレメントを１ヶ追加し５プロセッサエレメント構成に変更すると、各プロセッサエレメントに割り当てられる処理時間を延ばすことが可能となり、高速化に対応できる。４プロセッサ構成から５プロセッサ構成への１プロセッサ追加による高速化はｔ１＞ｔ２×４／５までとなる。

このようにプロセッサ数を変更することで処理性能の変更が可能な外観検査装置用画像処理装置を提供出来る。

図３４に本発明の第９の実施例を示す。

図３４は本発明によるメモリ制御方式を示す。３４０１はメモリマップ、３４０２はＷｒｉｔｅアドレスポインタの制御、３４０３はＲｅａｄアドレスポインタの制御を示す。メモリにはアドレス範囲として００（Ｈｅｘ）〜ＦＦ（Ｈｅｘ）のメモリ空間を持つマルチポートタイプのメモリを使用し、書き込みと読み出しを同時に行うことが出来る。Ｗｒｉｔｅアドレスポインタ３４０２の制御はモード切替が可能で、メモリの００（Ｈｅｘ）番地側からＦＦ（Ｈｅｘ）番地側への書き込みを行うモード〔１〕、逆にメモリのＦＦ（Ｈｅｘ）番地側から００（Ｈｅｘ）番地側への書き込みを行うモード〔２〕が選択できること、Ｒｅａｄアドレスポインタ３４０３の制御は常にメモリの００（Ｈｅｘ）番地側からＦＦ（Ｈｅｘ）番地側に読み出すことを特徴とするメモリ制御方式。

図３５にメモリ制御回路の構成例を示す。３５０１はメモリ、３５０２はＷｒｉｔｅアドレスポインタ制御回路、３５０３はＲｅａｄアドレスポインタ制御回路で、メモリ３５０１は５１２アドレス分のメモリ空間を持つ２ポートメモリを２５６アドレスの２バンク構成で使用する。Ｗｒｉｔｅアドレスポインタ制御回路３５０２及びＲｅａｄアドレスポインタ制御回路は８ｂｉｔのＵＰ／ＤＯＷＮカウンタで構成し、ＷｒｉｔｅアドレスはＭＯＤＥ選択でＵＰ／ＤＯＷＮカウントを切り替えることが出来る。ＲｅａｄアドレスポインタはＵＰカウントのみで使用する。またメモリのバンク制御はメモリのアドレス線最上位ｂｉｔで行い、Ｗｒｉｔｅ側とＲｅａｄ側で論理を反転して使用する。

図３６にメモリの制御例を示す。図はＷｒｉｔｅアドレスポインタの動作モードによりＭＯＤＥ〔１〕、ＭＯＤＥ〔２〕で動作させた２つの例を示す。データの入出力は２５６データを１ブロックとし、ブロック単位でバンクを切り換えながらＷｒｉｔｅ動作とＲｅａｄ動作を繰り返す。またＲｅａｄ動作は１ブロック分のＷｒｉｔｅ動作が終了した時点で開始する。図ではＭＯＤＥ〔１〕、ＭＯＤＥ〔２〕ともに連続的に３ブロックのデータを扱った場合を示しており、ＭＯＤＥ〔１〕適用時側は常にＷｒｉｔｅ動作、Ｒｅａｄ動作が同じ動作を繰り返すことでＲｅａｄデータはＷｒｉｔｅデータに対し単に１ブロック遅延したデータとなる。一方、ＭＯＤＥ〔２〕適用時側はデータ１の Ｗｒｉｔｅ後、データ２のＷｒｉｔｅ時にモード切替を行っており、データ２以降の読み出しデータはＷｒｉｔｅデータとは並び順が逆転したデータとして読み出される。

このようなメモリの制御方法を取ることで、入力データの並び順が逆転したデータを扱う場合においても常に同一並びのデータを読み出すことが可能なメモリ制御方式を提供できる。なお、メモリはバンク式ではなくリングバッファ方式でも良く、メモリアドレスにも特に制限を設ける必要はないが、ＷｒｉｔｅデータがＲｅａｄされる前に上書きされることを避けられる構成を取っておく（本実施例においてはバンク化で対応）。

図３７に本発明の第１０の実施例を示す。

図３７は図１で説明した実施例１のメモリ１０３に対し、第９番目の実施例を適用した場合を示し、ＵＰ／ＤＯＷＮ切り換え通知３７０１を追加し、メモリ１０３のＷｒｉｔｅアドレスポインタ、Ｒｅａｄアドレスポインタ制御をＵＰ／ＤＯＷＮの双方向検査に適用したことを特徴とする。

ＵＰ／ＤＯＷＮの双方向検査を実施したとき、ＵＰ検査をＭＯＤＥ〔１〕、ＤＯＷＮ検査をＭＯＤＥ〔２〕に対応させ、折り返し部でメモリＷｒｉｔｅポインタのＵＰ／ＤＯＷＮカウント方向を切り替える。一方、メモリＲｅａｄポインタは常にＵＰカウントする。ＵＰ／ＤＯＷＮカウントの切り換えは、全体制御コンピュータ１０５からメモリ１０３に対して指示される。

図３８にＵＰ／ＤＯＷＮ双方向検査における動作タイミングを示す。ＵＰ検査が終了した後、折り返してＤＯＷＮ検査に入った状態を示しており、ＵＰ検査でチップＤ−１、チップＤと検査した後、折り返してＤＯＷＮ検査でチップＤ＋１を検査する。一方、プロセッサエレメントＰＡ０の内部メモリには図のように検査チップ順にブロック単位で画像が分配される。チップＤ−１、チップＤまではメモリはＭＯＤＥ〔１〕で動作するため、検出画像はチップ開始点側からＵＰカウントで書き込まれ、１チップ分の書き込み完了後ＵＰカウントで読み出しプロセッサエレメントに分配する。次に、折り返し後のチップＤ＋１では検査方向が切り替わり逆方向となるため、ＭＯＤＥ〔２〕にてチップ終了点側から検出された画像をチップサイズ分進めたメモリポインタ部からＤＯＷＮカウントにて書き込む。１チップ分の書き込み完了後、チップ先頭部側からＵＰカウントで読み出しプロセッサエレメントに分配する。

このようにメモリ側に画像を反転させる機能を持たせることにより、ＵＰ／ＤＯＷＮ検査に関わらずプロセッサエレメント側は常にチップ開始点側からの比較処理とすることが可能になる。また、双方向検査の折り返し部においてはプロセッサエレメント内での画像反転処理が省略できるため、折り返し時間短縮による高速な双方向検査が可能な外観検査装置用画像処理装置を提供出来る。

以上に述べたように本発明によれば、複数のプロセッサエレメントを用い並列処理を行うマルチプロセッサ方式の画像処理装置にて、リアルタイム処理に適した構成と双方向検査における折り返し時間の短縮により高速な外観検査用画像処理装置を提供できる。

本発明の実施形態に関するもので、第１の一実施例に係わる画像処理装置を示す図。 本発明の実施形態に関するもので、検査タイミング例を示す図。 本発明の実施形態に関するもので、マルチプロセッサユニットの内部構成を示す図。 本発明の実施形態に関するもので、プロセッサエレメントへの画像分配を示す図。 本発明の実施形態に関するもので、画像分配回路のブロック図。 本発明の実施形態に関するもので、プロセッサエレメント内部での比較処理を示す図。 本発明の実施形態に関するもので、メモリ構成を示す図。 本発明の実施形態に関するもので、メモリマップを示す図。 本発明の実施形態に関するもので、検出画像の構成を示す図。 本発明の実施形態に関するもので、メモリの画像入出力動作を示す図。 本発明の実施形態に関するもので、メモリ制御部の構成を示す図。 本発明の実施形態に関するもので、メモリＲ／Ｗ動作タイミングを示す図。 本発明の実施形態に関するもので、欠陥検出例を示す図。 本発明の実施形態に関するもので、欠陥切り出し位置指定方法を示す図。 本発明の実施形態に関するもので、画像切り出し実施例を示す図。 本発明の実施形態に関するもので、リアルタイム処理例を示す図。 本発明の実施形態に関するもので、第２の実施例に係わる画像処理装置を示す図。 本発明の実施形態に関するもので、欠陥画像切り出し処理の例を示す図。 本発明の実施形態に関するもので、第３の実施例に係わる処理タイミングを示す図。 本発明の実施形態に関するもので、第４の実施例に係わるメモリ容量を示す図。 本発明の実施形態に関するもので、５チップの検査タイミング例を示す図。 本発明の実施形態に関するもので、繰り返し検査の例を示す図。 本発明の実施形態に関するもので、第５の実施例に係わるメモリ分割数変更例を示す図。 本発明の実施形態に関するもので、メモリ分割数変更時の適用例を示す図。 本発明の実施形態に関するもので、第６の実施例による画像処理装置を示す図。 本発明の実施形態に関するもので、処理タイミング例を示す図。 本発明の実施形態に関するもので、検査タイミング例を示す図。 本発明の実施形態に関するもので、メモリ制御部の構成（３Ｒ１Ｗ）を示す図。 本発明の実施形態に関するもので、メモリＲ／Ｗ動作タイミング（３Ｒ１Ｗ）を示す図。 本発明の実施形態に関するもので、第７の実施例による画像処理装置を示す図。 本発明の実施形態に関するもので、画像分割方法を示す例。 本発明の実施形態に関するもので、第８の実施例によるマルチプロセッサユニットを示す図。 本発明の実施形態に関するもので、プロセッサ数変更時の動作タイミングを示す図。 本発明の実施形態に関するもので、第９の実施例によるメモリアクセス方式を示す図。 本発明の実施形態に関するもので、メモリ制御回路構成例を示す図。 本発明の実施形態に関するもので、メモリ制御例を示す図。 本発明の実施形態に関するもので、第１０の実施例による画像処理装置を示す図。 本発明の実施形態に関するもので、ＵＰ／ＤＯＷＮ双方向検査による動作タイミング例を示す図。 既知（従来例）の代表的な検査装置を示す図。 既知（従来例）の検査方法を示す図。 既知（従来例）の処理分割を実施している画像処理装置を示す図。

符号の説明

１００…画像処理装置、１０１…センサ、１０２…Ａ／Ｄ変換回路、１０３…メモリ、１０４…マルチプロセッサユニットＡ、１０５…全体制御コンピュータ、１０６…マルチプロセッサユニットＢ、１０７…画像切り出し部、２０１〜２０４…チップ〔１〕〜チップ〔４〕、２０５…画像検出→メモリ書込、２０６…メモリ読出し→プロセッサエレメント転送、２０７…位置補正＋比較、２０８…特徴抽出、３０１…分配部、３０２〜３０５…プロセッサエレメントＰＡ０〜ＰＡ３、４０１〜４０５…画像ブロック（Ｎｏ．１〜５）、５０１…チップ内座標カウンタ、５０２〜５０５…プロセッサエレメントＰＡ０〜３用画像切り出し部、５０６…開始座標コンパレータ、５０７…開始座標テーブル、５０８…ライン数カウンタ、５０９…画像切り出し、６０１〜６０３…チップ１〜３、６０４〜６０７…ＰＡ０〜ＰＡ３内部メモリ空間、７０１…メモリ、７０２…メモリ制御、７０３…Ｗ制御部、７０４…Ｒ１制御部、７０５…Ｒ２制御部、７０６…ウエハ座標制御、７０７…欠陥座標メモリ、７０８…制御バスＩＦ、９０１…ラスタスキャン画像、９０２…連続画像、９０３…ブランク期間、１１０１…６４ｂｉｔ幅メモリ、１１０２…８ｂ→６４ｂ並び替え、１１０３〜１１０４…６４ｂ→８ｂ並び替え、１３０１〜１３０４…欠陥ａ〜ｄ、１３０５〜１３０６…比較対象画像ａ’〜ｂ’、１４０１…切り出しチップ、１５０１…チップ１、１５０２…チップ２、１６０１…検査タイミング（機能分割無し、欠陥数小）、１６０２…検査タイミング（機能分割無し、欠陥数大）、１６０３…検査タイミング（機能分割有り、欠陥数大）、１８０１〜１８０４…欠陥（１〜４）、２００１…メモリマップ（４チップ構成）、２００２…メモリマップ（８チップ構成）、２３０１…メモリマップ ｎチップ分割、２３０２…メモリマップ ２ｎチップ分割、２３０３…メモリマップ ４ｎチップ分割、２５０１…マルチプロセッサユニットＣ、２８０１…Ｒ３制御部、２９０１…Ｒ３ Ｒｅａｄデータ、２９０２…Ｒ３ 画像出力、３００１…センサ、３００２〜３００４…追加メモリ（ＣＨ１〜ＣＨ３）、３００５〜３００７…追加マルチプロセッサユニットＡ（ＣＨ１〜ＣＨ３）、３００８〜３０１０…追加マルチプロセッサユニットＢ（ＣＨ１〜ＣＨ３）、３２０１…追加プロセッサエレメントＰＡ４、３４０１…メモリマップ、３４０２…Ｗｒｉｔｅアドレスポインタ制御、３４０３…Ｒｅａｄアドレスポインタ制御、３５０１…メモリ、３５０２…Ｗｒｉｔｅアドレスポインタ制御回路、３５０３…Ｒｅａｄアドレスポインタ制御回路、３７０１…ＵＰ／ＤＯＷＮ切り換え通知、３９０１…画像処理装置、３９０２…全体制御コンピュータ、３９０３…ウエハ、３９０４…チップ、３９０５…メモリ、３９０６…位置補正＋比較部、３９０７…特徴抽出部、４０００…ＵＰ検査、４００１…ＤＯＷＮ検査、４１００…画像処理装置、４１０１…解析メモリ、４１０２…画像比較回路、４１０３…画像切出、４１０４…ＡＤＣ、４１０５…比較用メモリ。

Claims (12)

1. 複数のチップが形成されている半導体ウエハを検査光線等で走査して各チップの画像データを順次取得する画像データ取得手段と、取得された前記画像データを他の対応する部分の画像データとを位置補正や比較をして欠陥情報を検出する欠陥情報検出手段と、前記欠陥情報をもとに該当欠陥部分の特徴抽出を行う欠陥特徴抽出手段とを有する外観検査装置用画像処理装置にあって、
   前記画像データ取得手段で順次取得される前記画像データを記憶する画像データメモリを設け、
   前記画像データを読み込んで前記欠陥特徴抽出手段の欠陥情報検出処理ないし前記欠陥特徴抽出手段の欠陥特徴抽出処理を行う複数のマルチプロセッサユニットを設け、
   前記マルチプロセッサユニットは、欠陥情報検出処理ないし欠陥特徴抽出処理のプログラムが記憶される内部メモリとＣＰＵとをセットにした複数のプロセッサエレメントと、前記画像データを各プロセッサエレメントに分配する分配部とを有することを特徴とする外観検査装置用画像処理装置。
2. 複数のチップが形成されている半導体ウエハを検査光線等で走査して各チップの画像データを順次取得する画像データ取得手段と、取得された前記画像データを他の対応する部分の画像データとを位置補正や比較をして欠陥情報を検出する欠陥情報検出手段と、前記欠陥情報をもとに該当欠陥部分の特徴抽出を行う欠陥特徴抽出手段とを有する外観検査装置用画像処理装置にあって、
   前記画像データ取得手段で順次取得される前記画像データを格納し、かつ格納する前記画像データを前記欠陥情報検出手段および欠陥特徴抽出手段に提供する画像データメモリを有し、
   前記欠陥情報検出手段は、ＣＰＵと内部メモリをセットにした複数のプロセッサエレメントと、前記画像データメモリから提供される前記画像データを各プロセッサエレメントに分配する分配部とを有するマルチプロセッサユニットで構成し、
   前記欠陥特徴抽出手段は、ＣＰＵと内部メモリをセットにした複数のプロセッサエレメントと、前記画像データメモリから提供される前記該当欠陥部分に関する前記画像データを各プロセッサエレメントに分配する分配部とを有するマルチプロセッサユニットで構成し、
   前記欠陥情報検出手段の分配部が前記各チップの画像データを複数に分割して前記各内部メモリに配る区分単位の分割ブロック画像データは、同じ区分のものが各内部メモリ毎にまとまって置かれることを特徴とする外観検査装置用画像処理装置。
3. 請求項２記載の外観検査装置用画像処理装置にあって、
   該当欠陥部分の特徴抽出を自動的に分類整理するＡＤＣ機能を有することを特徴とする外観検査装置用画像処理装置。
4. 請求項２記載の外観検査装置用画像処理装置にあって、
   前記該当欠陥部分は、前記欠陥情報をもとに前記欠陥特徴抽出手段の分配部が前記画像データメモリから切り出すことを特徴とする外観検査装置用画像処理装置。
5. 請求項３記載の外観検査装置用画像処理装置にあって、
   前記ＡＤＣ機能が前記欠陥特徴抽出手段に備わることを特徴とする外観検査装置用画像処理装置。
6. 請求項２記載の外観検査装置用画像処理装置にあって、
   前記画像データメモリの増設が可能な構成を有することを特徴とする外観検査装置用画像処理装置。
7. 請求項２記載の外観検査装置用画像処理装置にあって、
   前記画像データは、各チップ毎に割り当てるメモリ領域をチップサイズに応じて可変とすることを特徴とする外観検査装置用画像処理装置。
8. 請求項２記載の外観検査装置用画像処理装置にあって、
   位置補正を独立して行うマルチプロセッサユニットを追加したことを特徴とする外観検査装置用画像処理装置。
9. 請求項２記載の外観検査装置用画像処理装置にあって、
   前記画像データメモリ、前記欠陥情報検出手段のマルチプロセッサユニットおよび欠陥特徴抽出手段のマルチプロセッサユニットを複数個並列に並べて並列処理が行われるようにしたことを特徴とする外観検査装置用画像処理装置。
10. 請求項２記載の外観検査装置用画像処理装置にあって、
    前記マルチプロセッサユニットは、備わるプロセッサエレメント数が増減可能な構成であることを特徴とする外観検査装置用画像処理装置。
11. 請求項２記載の外観検査装置用画像処理装置にあって、
    前記画像データメモリはデータバッファを含み、
    前記画像データメモリは、データ書き込み時にはデータの並び順序によってポインタ操作方向を切り替え、データ読み出し時には常に１方向でポインタ操作することで常に同一並びのデータを読み出せることを特徴とする外観検査装置用画像処理装置。
12. 請求項１１記載の外観検査装置用画像処理装置にあって、
    前記画像データ取得手段が順次取得する連続画像データを扱う画像処理装置に適用することで、双方向検査のような反転画像の比較を行うことを特徴とする外観検査装置用画像処理装置。
    

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