JPS63159961A - ダイレクトメモリアクセス転送制御装置 - Google Patents
ダイレクトメモリアクセス転送制御装置Info
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- JPS63159961A JPS63159961A JP30941486A JP30941486A JPS63159961A JP S63159961 A JPS63159961 A JP S63159961A JP 30941486 A JP30941486 A JP 30941486A JP 30941486 A JP30941486 A JP 30941486A JP S63159961 A JPS63159961 A JP S63159961A
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- 238000010586 diagram Methods 0.000 description 4
- 208000007514 Herpes zoster Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、画像処理システムなどのコンピュータシステ
ムに使用されるダイレクトメモリアクセス（ＤＭＡ ）
転送制御装置１１Ｃ９にシ、特に画壇データなどのよう
な二次元領域データを転送する場合に使用されるＤＭＡ
転送制御装置に関する。
ムに使用されるダイレクトメモリアクセス（ＤＭＡ ）
転送制御装置１１Ｃ９にシ、特に画壇データなどのよう
な二次元領域データを転送する場合に使用されるＤＭＡ
転送制御装置に関する。
（従来の技術）
従来のＤＭＡ転送制御装置は、ホストＣＰＵ（中央処理
装置）Ｋより指定されたメモリアドレス（入出カポ−ド
アドレスも可）からメモリアドレス（入出カポ−ドアド
レスも町）へ所定の語数のデータを連続転送するもので
ある。このために。
装置）Ｋより指定されたメモリアドレス（入出カポ−ド
アドレスも可）からメモリアドレス（入出カポ−ドアド
レスも町）へ所定の語数のデータを連続転送するもので
ある。このために。
第３図に示すように、データの転送１元アドレス（ソー
スアドレス）や転送先アドレス（ディスティネーション
アドレス）を指定するためのアドレスデータをアドレス
３１に送り出すアドレスポインタ３２、転送語数カウン
タｊ Ｊ 、 ＤＭＡ制御部３４、データバッファ（一
時格納しノスタ）３５などを有している。上記データバ
ッファ３５は。
スアドレス）や転送先アドレス（ディスティネーション
アドレス）を指定するためのアドレスデータをアドレス
３１に送り出すアドレスポインタ３２、転送語数カウン
タｊ Ｊ 、 ＤＭＡ制御部３４、データバッファ（一
時格納しノスタ）３５などを有している。上記データバ
ッファ３５は。
メモリ間転送を行なう場合に、データバス３６上のリー
ドデータを一時格納し、ライト時に記憶データをデータ
バス３６上に送夛出すものであろう前記転送語数カウン
タ３３は、転送語数をカウントし、転送終了を検出して
ＤＭＡ制御部３４へ知らせるものである。
ドデータを一時格納し、ライト時に記憶データをデータ
バス３６上に送夛出すものであろう前記転送語数カウン
タ３３は、転送語数をカウントし、転送終了を検出して
ＤＭＡ制御部３４へ知らせるものである。
ところで、従来のＤＭＡ転送制御装置では、アドレスポ
インタ３２はインクリメンタ３７によ、Ｑｌづつカウン
トアツプされるようになっているので、連続したアドレ
ス空＋ｉＪ１ ｋシーケンシャルにアクセスすることし
かできない。このため、二次元領域のデータを一領域と
して転送する場合、たとえば第４図に示すように１ｍ面
中の矩形領域（ウィンドウなど）の＃Ｊ像データを転送
したい場合には、この転送領域を一次元のリニアアドレ
スに展開すると各ラインが分かれてしまう。そこで、ｌ
ラインづつの転送の都度、次の転送のパラメータを再設
定する必要がある。即ち、ｌラインの転送が終了したと
き、画聞幅ｒｎｗと転送領域幅Ｗとの差（ｍｙ−ｗ）だ
けアドレスを加算し九転送ノヤラメータを再設定する必
要がある。また、従来のｍ仏転送制御装置は、複数の二
次元領域デ″−夕を鎖状につなげて転送する方式のもの
があるが、各領域毎の転送の都度、次の転送・臂うメー
タを再設定する必要がある。
インタ３２はインクリメンタ３７によ、Ｑｌづつカウン
トアツプされるようになっているので、連続したアドレ
ス空＋ｉＪ１ ｋシーケンシャルにアクセスすることし
かできない。このため、二次元領域のデータを一領域と
して転送する場合、たとえば第４図に示すように１ｍ面
中の矩形領域（ウィンドウなど）の＃Ｊ像データを転送
したい場合には、この転送領域を一次元のリニアアドレ
スに展開すると各ラインが分かれてしまう。そこで、ｌ
ラインづつの転送の都度、次の転送のパラメータを再設
定する必要がある。即ち、ｌラインの転送が終了したと
き、画聞幅ｒｎｗと転送領域幅Ｗとの差（ｍｙ−ｗ）だ
けアドレスを加算し九転送ノヤラメータを再設定する必
要がある。また、従来のｍ仏転送制御装置は、複数の二
次元領域デ″−夕を鎖状につなげて転送する方式のもの
があるが、各領域毎の転送の都度、次の転送・臂うメー
タを再設定する必要がある。
このように、複数の領域の転送あるいは二次元領域の転
送に際して、転送の途中で転送パラメータの再設定を１
領域転送の都度あるいはｌライン転送の都度必要とする
ことは、ホス） ＣＰＵ （通常はマイクロプロセッサ
）の負担が大きくなシ、コンピュータシステムの処理速
度が制約を受けるという問題がありた。
送に際して、転送の途中で転送パラメータの再設定を１
領域転送の都度あるいはｌライン転送の都度必要とする
ことは、ホス） ＣＰＵ （通常はマイクロプロセッサ
）の負担が大きくなシ、コンピュータシステムの処理速
度が制約を受けるという問題がありた。
（発明が解決しようとする問題点）
本発明は、上記したようにＤＭＡ転送の途中でホストＣ
ＰＵによる転送ノ４ラメータの再設定を必要とするとい
う問題点を解決すべくなされたもので、上記転送ノ４ラ
メータの再設定を必要としないで。
ＰＵによる転送ノ４ラメータの再設定を必要とするとい
う問題点を解決すべくなされたもので、上記転送ノ４ラ
メータの再設定を必要としないで。
二次元領域データを一領域データとして一括転送するこ
とができ、さらに二次元領域データの複数領域分を連続
転送する機能を容易に付加し得るダイレクトメモリアク
セス転送制御装置を提供することを目的とする。
とができ、さらに二次元領域データの複数領域分を連続
転送する機能を容易に付加し得るダイレクトメモリアク
セス転送制御装置を提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明のＤＭＡ転送制御装置は、 ＤＭＡ転送を行うた
めの転送アドレスを指定するためのアドレスポインタと
、このアドレスポインタの内容とＩｔたは所定の定数と
の演算を行うための加算器と、上記所定の定数がデータ
バスから与えられ、これを格納する定数レジスタと、Ｄ
ＭＡ転送の対象となる二次元領域データのｌライン幅を
表わすｌライン幅データがデータバスから与えられ、こ
れを格納するｌライン幅レソスしと、上記二次元領域デ
ータの実際に転送された横方向の語数および縦方向の行
数をそれぞれカウントするｌラインカウンタおよび行数
カウンタと、上記各カウンタのカウント内容に応じて前
記加算器の動作を制御すると共に１ライン転送終了毎Ｋ
ｌラインカウンタにｌライン幅データをロードさせ、前
記二次元領域データを一領域データとして一括転送する
ように制御するＤＭＡ制御部とを具備することを特徴と
する。
めの転送アドレスを指定するためのアドレスポインタと
、このアドレスポインタの内容とＩｔたは所定の定数と
の演算を行うための加算器と、上記所定の定数がデータ
バスから与えられ、これを格納する定数レジスタと、Ｄ
ＭＡ転送の対象となる二次元領域データのｌライン幅を
表わすｌライン幅データがデータバスから与えられ、こ
れを格納するｌライン幅レソスしと、上記二次元領域デ
ータの実際に転送された横方向の語数および縦方向の行
数をそれぞれカウントするｌラインカウンタおよび行数
カウンタと、上記各カウンタのカウント内容に応じて前
記加算器の動作を制御すると共に１ライン転送終了毎Ｋ
ｌラインカウンタにｌライン幅データをロードさせ、前
記二次元領域データを一領域データとして一括転送する
ように制御するＤＭＡ制御部とを具備することを特徴と
する。
（作用）
ホストＣＰＵによシ転送ノクラメータの設定がなされた
のち、二次元領域データの先頭アドレスのデータからデ
ータ転送が開始し、ｌラインの転送終了まではアドレス
ポインタが１つづつインクリメント（ま九はデクリメン
ト）されてアドレス指定が行われる。１ラインづつの転
送終了毎にアドレスポインタの内容に定数（ｌラインの
終シから次のラインの始まりまでの語数に相当する語数
）が加算（ま九は減算）され、最終行の転送終了により
てＤＭＡ転送が終了する。
のち、二次元領域データの先頭アドレスのデータからデ
ータ転送が開始し、ｌラインの転送終了まではアドレス
ポインタが１つづつインクリメント（ま九はデクリメン
ト）されてアドレス指定が行われる。１ラインづつの転
送終了毎にアドレスポインタの内容に定数（ｌラインの
終シから次のラインの始まりまでの語数に相当する語数
）が加算（ま九は減算）され、最終行の転送終了により
てＤＭＡ転送が終了する。
（実施例）
以下１図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すＤＭＡ転送制御装置は集積回路チップ上に
形成されておシ、１はアドレスバス、２はデータバス、
３はＤＭＡ制御部であって図示しないホス） ＣＰＵと
の間に脇要求信号線、パス権要求信号線、パスサイクル
制御信号ｍ（いずれも図示せず）が接続されており、転
送データの１７−）’／ライトを制御するものである。
形成されておシ、１はアドレスバス、２はデータバス、
３はＤＭＡ制御部であって図示しないホス） ＣＰＵと
の間に脇要求信号線、パス権要求信号線、パスサイクル
制御信号ｍ（いずれも図示せず）が接続されており、転
送データの１７−）’／ライトを制御するものである。
４はデータバス２から与えられる転送アドレスの初期値
データを格納し、後述するように制御されて生成される
転送アドレスデータを出力バッファを介してアドレスバ
ス！Ｄ 出すアドレスポインタ、５はデータｉ４ス１か
ら与えられる定数データＫを格納するための定数レノス
タ、６はＤＭＡ制御部３０制御によりアドレスポインタ
４の内容に１ま九は定数レジスタ５の内容を加算する丸
めの加算器（全加算器）である。２は二次元領域データ
の横の長さを表わすｌライン幅データ（データバス２か
ら与えられる）格納するための１ライン幅レゾスタ、８
は二次元領域データの横方向の実際の転数語数をカウン
トするｌラインカウンタ、９は上記二次元領域データの
縦方向の転送行数を表わす行数データ（データバス２か
ら与えられる）を格納し、実際の転送行数をカウントす
る行数カウンタである。前記ＤＭＡ制御部３は、上記ｌ
ライフカ９ンタ８のカウント（デクリメント）の回数が
１ライン幅データ罠達する（カウント出力がＯＫなる）
まではカウント毎に前記加算器５に１ｔ−加算するよう
に制御し、上記ｌライン幅データに達すると上記加算器
６に定数データＫを加算するように制御し、それと共に
前記１ライン幅データを１ラインカウンタ８に再びロー
ドして次の１ラインをカウントする準備をし１行数カウ
ンタ９ｔ−デクリメントし、行数カウンタ９のカウント
回数が行数データに達する（カウント出がＯになる）と
転送終了と判定して転送終了信号を生成する機能を有し
ている。
データを格納し、後述するように制御されて生成される
転送アドレスデータを出力バッファを介してアドレスバ
ス！Ｄ 出すアドレスポインタ、５はデータｉ４ス１か
ら与えられる定数データＫを格納するための定数レノス
タ、６はＤＭＡ制御部３０制御によりアドレスポインタ
４の内容に１ま九は定数レジスタ５の内容を加算する丸
めの加算器（全加算器）である。２は二次元領域データ
の横の長さを表わすｌライン幅データ（データバス２か
ら与えられる）格納するための１ライン幅レゾスタ、８
は二次元領域データの横方向の実際の転数語数をカウン
トするｌラインカウンタ、９は上記二次元領域データの
縦方向の転送行数を表わす行数データ（データバス２か
ら与えられる）を格納し、実際の転送行数をカウントす
る行数カウンタである。前記ＤＭＡ制御部３は、上記ｌ
ライフカ９ンタ８のカウント（デクリメント）の回数が
１ライン幅データ罠達する（カウント出力がＯＫなる）
まではカウント毎に前記加算器５に１ｔ−加算するよう
に制御し、上記ｌライン幅データに達すると上記加算器
６に定数データＫを加算するように制御し、それと共に
前記１ライン幅データを１ラインカウンタ８に再びロー
ドして次の１ラインをカウントする準備をし１行数カウ
ンタ９ｔ−デクリメントし、行数カウンタ９のカウント
回数が行数データに達する（カウント出がＯになる）と
転送終了と判定して転送終了信号を生成する機能を有し
ている。
１０はデータバッファである。
なお、前記アドレスポインタ４と定数レジスタ５とはそ
れぞれ複数個あり、ソース用とディスティネーション用
とのチャネル区分を有する。
れぞれ複数個あり、ソース用とディスティネーション用
とのチャネル区分を有する。
次に、上記ＤＭＡ転送制御装置の動作を説明する。
最初にホス） ＣＰＵによシ転送パラメータの設定が一
回だけ行われる。即ち、転送アドレスの初期値データ、
定数データに、１ライン幅データ、行数データがそれぞ
れ設定される。この後、Ｄ！１ｌＬＡ制御部３が起動さ
れてＤＭＡ転送制御が行われる。即ち。
回だけ行われる。即ち、転送アドレスの初期値データ、
定数データに、１ライン幅データ、行数データがそれぞ
れ設定される。この後、Ｄ！１ｌＬＡ制御部３が起動さ
れてＤＭＡ転送制御が行われる。即ち。
二次元領域データの先頭アドレスのデータからデータ転
送が開始し、１ラインの転送終了まではアドレスポイン
タ４が１づつインクリメントされてアドレス指定が行わ
れる。そして、ｌラインづつの転送終了毎にアドレスポ
インタ４の内容にＫ（１ラインの終シから次のラインの
始ま９までの語数に相当する定数）が加算され、最終行
の転送終了によりてＤＭＡ転送が終了する。
送が開始し、１ラインの転送終了まではアドレスポイン
タ４が１づつインクリメントされてアドレス指定が行わ
れる。そして、ｌラインづつの転送終了毎にアドレスポ
インタ４の内容にＫ（１ラインの終シから次のラインの
始ま９までの語数に相当する定数）が加算され、最終行
の転送終了によりてＤＭＡ転送が終了する。
上述したように上記実施例によれば、二次元領域データ
の一領域分が転送／９ラメータを一回設定するだけで可
能になシ、二次元領域データをＩＪ ニアアドレスデー
タに変換したり、その逆にリニアアドレスデータを二次
元領域データに展開することも可能になる。
の一領域分が転送／９ラメータを一回設定するだけで可
能になシ、二次元領域データをＩＪ ニアアドレスデー
タに変換したり、その逆にリニアアドレスデータを二次
元領域データに展開することも可能になる。
なお、加算器６を加減算器として負の数も扱えるようＫ
すれば、ソースアドレス領域とディスティネーション領
域とが一部重なりた場合でも、各領域のデータ転送のた
めのアドレス走査方向を適切に選択することが可能にな
るので正しく転送を行うことができる・ 次に、他の実施例として、−尾領域の二次元領域データ
の複数領域分を一回の転送／譬うメータの設定だけで連
続転送し九い場合、第２図に示すようにアドレスメイン
タ４をキュー構造とし、行数カウンタ９に１領域転送終
了毎に行数データを与えるための行数レジスタ２ノを行
数カウンタ９とデータバス２との間に設けておき、ＤＭ
Ａ制御部２００機能を前述した機能の一部を変更して拡
張したものとする。即ち、アドレスＩインタ４とデータ
パ子２との間にアドレスポインタキ、−２２を設けてお
き、転送ＡＩパラメータ設定に際して各転送領域の転送
開始ソースアドレスと転送開始ディスティネーションア
ドレスとを収納しておき。
すれば、ソースアドレス領域とディスティネーション領
域とが一部重なりた場合でも、各領域のデータ転送のた
めのアドレス走査方向を適切に選択することが可能にな
るので正しく転送を行うことができる・ 次に、他の実施例として、−尾領域の二次元領域データ
の複数領域分を一回の転送／譬うメータの設定だけで連
続転送し九い場合、第２図に示すようにアドレスメイン
タ４をキュー構造とし、行数カウンタ９に１領域転送終
了毎に行数データを与えるための行数レジスタ２ノを行
数カウンタ９とデータバス２との間に設けておき、ＤＭ
Ａ制御部２００機能を前述した機能の一部を変更して拡
張したものとする。即ち、アドレスＩインタ４とデータ
パ子２との間にアドレスポインタキ、−２２を設けてお
き、転送ＡＩパラメータ設定に際して各転送領域の転送
開始ソースアドレスと転送開始ディスティネーションア
ドレスとを収納しておき。
ま九行数しゾスタ２１に１転送領域の転送行数を表わす
行数データを収納しておく、なお、第２図において、第
１図中と同一部分には同一符号を付してその説明は省略
する。
行数データを収納しておく、なお、第２図において、第
１図中と同一部分には同一符号を付してその説明は省略
する。
上記ＤＭＡ転送制御装置に転送パラメータを設定してか
ら起動させると、ｌ領域のＤＭＡ転送動作は第１図を参
照して前述したと同様に行われる。ｌ領域転送が終了す
る毎にアドレスポインタキュー２２から次の転送領域の
開始ソースアドレスと開始ディスティネーシ、ンアドレ
スとが転送領域層にアドレスＩインタ４に読み込まれ、
行数レジスタ２１の行数データが行数カウンタ９にロー
ドされる。このような動作はアドレスポインタキュー２
２のデータがなくなるまで繰り返され、結局、全ての転
送領域が連続的に転送されて転送終了となる。
ら起動させると、ｌ領域のＤＭＡ転送動作は第１図を参
照して前述したと同様に行われる。ｌ領域転送が終了す
る毎にアドレスポインタキュー２２から次の転送領域の
開始ソースアドレスと開始ディスティネーシ、ンアドレ
スとが転送領域層にアドレスＩインタ４に読み込まれ、
行数レジスタ２１の行数データが行数カウンタ９にロー
ドされる。このような動作はアドレスポインタキュー２
２のデータがなくなるまで繰り返され、結局、全ての転
送領域が連続的に転送されて転送終了となる。
上述し九ような第２図の実施例によれば、たとえばビッ
トマツプ表示のための２オントのス） ＩＪソング送に
使用して大変有効である。即ち、あるストリングｔ−＃
Ｊｓメモリに書き込む場合、たとえば＠ＤＭＡ”と書き
込む際、フォントを格納しているアドレスの先頭アドレ
スをソース用アドレスポインタキ、−に並べて収納して
おき、＊き込むべきディスティネーションアドレスをデ
ィスティネーション用アドレスポインタキューに収納し
てからＤＭＡ転送制御装置を起動させれば、以後にホス
） ＣＰＵに関係なくストリング転送を行うことが可能
になる。この場合、フォントのデータは領域の大きさが
一定であるので、領域の大きさく縦、横の長さ）は一番
最初に設定するだけでよい。
トマツプ表示のための２オントのス） ＩＪソング送に
使用して大変有効である。即ち、あるストリングｔ−＃
Ｊｓメモリに書き込む場合、たとえば＠ＤＭＡ”と書き
込む際、フォントを格納しているアドレスの先頭アドレ
スをソース用アドレスポインタキ、−に並べて収納して
おき、＊き込むべきディスティネーションアドレスをデ
ィスティネーション用アドレスポインタキューに収納し
てからＤＭＡ転送制御装置を起動させれば、以後にホス
） ＣＰＵに関係なくストリング転送を行うことが可能
になる。この場合、フォントのデータは領域の大きさが
一定であるので、領域の大きさく縦、横の長さ）は一番
最初に設定するだけでよい。
［発明の効果］
上述したように本発明のＤＭＡ転送制御装置によれば、
−回のノｆラメータ設定にょ）二次元領域′データを一
領域データとして一括転送することができるので、ｌラ
イン転送毎にホストＣＰＵがノぐラメータ設定を行う必
要がなくなり、／４ラメータ設定回数が大幅に減シ、ｃ
ｐυの負担が少なくなシ、コンピュータシステムの処理
速度が向上するようＫなる。したがって１画像処理シス
テムに応用した場合、ウィンドウの移動、画家データの
コピーなどを高速に行うことができる。また、二次元領
域データの複数領域分を連続転送する九めの機能を容易
に付加することができ、この機能は九とえばビットマツ
プ表示用のフォントデータのストリング転送に使用して
大変有効である。
−回のノｆラメータ設定にょ）二次元領域′データを一
領域データとして一括転送することができるので、ｌラ
イン転送毎にホストＣＰＵがノぐラメータ設定を行う必
要がなくなり、／４ラメータ設定回数が大幅に減シ、ｃ
ｐυの負担が少なくなシ、コンピュータシステムの処理
速度が向上するようＫなる。したがって１画像処理シス
テムに応用した場合、ウィンドウの移動、画家データの
コピーなどを高速に行うことができる。また、二次元領
域データの複数領域分を連続転送する九めの機能を容易
に付加することができ、この機能は九とえばビットマツ
プ表示用のフォントデータのストリング転送に使用して
大変有効である。
第１図は本発明のＤＭＡ転送制御ｊ！ｅｔｌｌｌの一実
抛例を示すブロック図、第２図は同じく他の実施例を示
すブロック図、第３図は従来のＤＭＡ転送制御装置を示
すブロック図、第４図は第３図の装置によシ二次元領域
データをリニアアドレスデータに展開する様子を説明す
る九めに示す図である。 １・・・アドレスバス、２…データバス、３．２０・・
・ｍ仏制御部、４・・・アドレスディンタ、５・・・定
数レジスタ、６・・・加算器、２・−１ライン幅レジス
タ。 ８・・・ｌラインカウンタ、９・・・行数カウンタ、２
１・・・行数レジスタ、２２・・・アドレスポインタキ
ユー。
抛例を示すブロック図、第２図は同じく他の実施例を示
すブロック図、第３図は従来のＤＭＡ転送制御装置を示
すブロック図、第４図は第３図の装置によシ二次元領域
データをリニアアドレスデータに展開する様子を説明す
る九めに示す図である。 １・・・アドレスバス、２…データバス、３．２０・・
・ｍ仏制御部、４・・・アドレスディンタ、５・・・定
数レジスタ、６・・・加算器、２・−１ライン幅レジス
タ。 ８・・・ｌラインカウンタ、９・・・行数カウンタ、２
１・・・行数レジスタ、２２・・・アドレスポインタキ
ユー。
Claims (3)
- （１）ＤＭＡ転送を行うための転送アドレスを指定する
ためのアドレスポインタと、このアドレスポインタの内
容と１または所定の定数との演算を行うための加算器と
、上記所定の定数がデータバスから与えられ、これを格
納する定数レジスタと、ＤＭＡ転送の対象となる二次元
領域データの１ライン幅を表わす１ライン幅データがデ
ータバスから与えられ、これを格納する１ライン幅レジ
スタと、上記二次元領域データの実際に転送された横方
向の語数および縦方向の行数をそれぞれカウントする１
ラインカウンタおよび行数カウンタと、上記各カウンタ
のカウント内容に応じて前記加算器の動作を制御すると
共に１ライン転送終了毎に１ラインカウンタに１ライン
幅データをロードさせ、前記二次元領域データを一領域
データとして一括転送するように制御するＤＭＡ制御部
とを具備してなることを特徴とするダイレクトメモリア
クセス転送制御装置。 - （２）前記加算器は加減算可能であり、転送アドレスの
走査方向に応じて加算または減算を行うように制御され
ることを特徴とする前記特許請求の範囲第１項記載のダ
イレクトメモリアクセス転送制御装置。 - （３）前記アドレスポインタにより二次元領域データの
複数領域を順次指定させるための各領域のアドレスデー
タがデータバスから与えられ、これを格納するアドレス
ポインタキューと、上記二次元領域データの１領域の行
数を表わす行数データがデータバスから与えられ、これ
を格納する行数レジスタとをさらに具備し、前記ＤＭＡ
制御部により１領域転送終了毎に次の領域のアドレスデ
ータをアドレスポインタにロードさせると共に行数デー
タを前記行数カウンタにロードさせ、前記複数領域を連
続転送する機能を付加してなることを特徴とする前記特
許請求の範囲第１項または第２項記載のダイレクトメモ
リアクセス転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30941486A JPS63159961A (ja) | 1986-12-24 | 1986-12-24 | ダイレクトメモリアクセス転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30941486A JPS63159961A (ja) | 1986-12-24 | 1986-12-24 | ダイレクトメモリアクセス転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63159961A true JPS63159961A (ja) | 1988-07-02 |
Family
ID=17992717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30941486A Pending JPS63159961A (ja) | 1986-12-24 | 1986-12-24 | ダイレクトメモリアクセス転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63159961A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1986
- 1986-12-24 JP JP30941486A patent/JPS63159961A/ja active Pending
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