JP2007183692A - データ処理装置 - Google Patents
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Abstract
【解決手段】データ処理部2のプロセッサ2aからデータ管理部3が管理するデータのリード要求が出力されると、受信側DMA制御部2bにより、専用線4を介して、DMA転送要求がデータ処理部2からデータ管理部3へ出力される。次に、データ管理部3において、メモリ制御部3cにより、DMA転送要求で示されたデータがメモリ3bから読み出され、バッファ3caに格納される。データがバッファ3caに格納されると、送信側DMA制御部3aにより、バスの使用権利が獲得される。そして、メモリ制御部3cにより、バッファ3caに格納されたデータが、バス1を介してデータ処理部2内の指定されたデータ記憶領域にDMAによりライト転送される。
【選択図】図1
Description
このように、大量のデータをリアルタイムに処理するシステムでは、複数の処理エンジンコアにより、複数の処理ブロックをパイプライン処理する。パイプライン処理するための処理エンジンコアの数は、処理エンジンコアの演算性能とアプリケーションのリアルタイム性の必要条件から決定される。
以下にDMAの転送効率が低下する理由を説明する。
A)PE−DMACはCPUバスにリード転送要求(Read req)を出力し、バスの使用権利を確保する。
B)PE−DMACは、メモリ制御部にリード転送したいアドレス(start,adr,data_length,etc.)を伝える。
C)メモリ制御部はメモリ(DRAM)からデータを読み出す。
D)メモリ制御部は、CPUバスにデータを出力し、所望のメモリへのデータ転送完了後、バスの使用権利を放棄し、PE−DMACにアクセス完了信号(end)を出力する。
画像処理の場合、DMA転送に2次元矩形アクセスをサポートすることが常套手段である。例えば、2次元矩形アクセスは、フレームメモリ上から、画面内の一部の矩形データを、別のメモリに転送するときに有効である。
バス調停1回で160バイト転送を1回:160÷(160÷8+1)=7.62バイト/サイクル
バス調停1回で16バイト転送を10回:160÷((16÷8+1)×10)=5.33バイト/サイクル
すなわち、データ転送効率の低下が(7.62-5.33)/7.62=約30%認められる。これは、1回当たりのデータ転送量が少ないと、分割して増加した分のバス調停サイクルが無視できない値となることを示している。
図1は、本実施の形態の概略を示す図である。データ処理装置は、バス1を介してデータ処理部2とデータ管理部3とが接続されている。データ処理部2は、プロセッサ2aと受信側DMA制御部2bとを有する。また、データ管理部3は、送信側DMA制御部3a、メモリ3b、およびメモリ制御部3cを有する。データ処理部2の受信側DMA制御部2bは、データ管理部3の送信側DMA制御部3aと専用線4で接続されている。専用線4は、DMA転送要求の通知に利用される。
[第1の実施の形態]
第1の実施の形態は、大量のデータをリアルタイムに処理するLSI(Large Scale Integration)の例である。
メモリ部130には、DRAMを有している。メモリ部130は、DRAMに対するデータの書き込みおよび読み出しを行うと共に、CPUバス101を介したデータ転送を行う。
図5は、第1の実施の形態における共有メモリからのリード処理手順を示すタイミングチャートである。これは、リード転送要求が1次元転送であり、DRAM133からのデータ読み出しは1回のバーストアクセスで完了し、かつCPUバス101仕様の最大データ長以下のデータ転送の場合の例である。
まず、時刻t1に、PE−DMAC155においてリードアクセス処理が開始される。このリードアクセス処理では、データ処理部150のPE−DMAC155からメモリ部130のMEM−DMAC132に対して、リード要求用の専用線20を介してリード転送要求(Read req)が出力される。この際、リード転送要求と共に、DMA転送に必要な情報(リードデータの先頭のアドレス、データ長、ライト転送による書き込み先のアドレス等)が転送される。すると、MEM−DMAC132において、リード転送要求の調停処理(Req arbitration)が行われる。
メモリ制御部131のリードアクセス処理では、MEM−DMAC132から指示された先頭アドレスから、指定されたデータ長分のデータが、DRAM133から読み出される。具体的には、メモリ制御部131は、読み出し対象のデータのアドレスを、DRAM133に対して順次出力し、DRAM133から出力されるデータを取得する。そして、メモリ制御部131は、DRAM133から読み出したデータを、バッファ131aに格納する。
このように、リード要求の転送レイテンシは、時刻t1から時刻t10までの時間であるが、CPUバス101の占有時間は、時刻t7から時刻t10までの時間で済む。すなわち、CPUバス101の占有時間が少なくて済み、システム全体でのCPUバス101を介したデータ転送効率を向上させることができる。
この例では、リード要求の転送レイテンシは、時刻t1から時刻t15までの時間であるが、CPUバス101の占有時間は、時刻t7から時刻t10までの時間と、時刻t12から時刻t15までの時間である。このように、複数回に分けでデータを転送する場合においても、CPUバス101の占有時間を従来(例えば、図21に示す処理)に比べ少なくすることができる。
次に、第2の実施の形態について説明する。第2の実施の形態では、画像処理用LSIに本発明を適用した場合の例を示す。第2の実施の形態では、画像データを取り扱うために、フレームメモリ上の2次元(矩形)データを読み出す際に、読み出したデータを連続のアドレスで格納する機能を備えている。
画像入力I/F220には、カメラ12が接続されている。画像入力I/F220は、カメラ12から送られる画像を、CPUバス201を介してフレームメモリ13等に転送する。
画像処理エンジン250,250a,250bは、画像処理をリアルタイムに実行する。画像処理エンジン250,250a,250bは、処理対象の画像データをCPUバス201を介してフレームメモリ13から取得する。また、画像処理エンジン250,250a,250bは、処理結果のデータを、CPUバス201を介してフレームメモリ13に転送する。
図9は、転送時のデータ幅の半分のデータ長に分割されたデータを転送する場合の例を示す図である。図9〔A〕には、読み出したデータ毎に転送する場合の例が示されており、図9〔B〕には、連続するアドレスに置き換えて転送する場合の例を示している。この例では、CPUバス201のデータ幅が、フレームメモリ13から1回で読み出すデータ長の2倍の場合を示している。
フレームメモリ13内の記憶領域は複数の行に分割され、各行の左から右の順でアドレスが割り当てられている(図中、実線で示す)。右端の記憶領域の次のアドレスは、その下の行の左端の記憶領域となる。
一方、第2の実施の形態では、図9〔B〕に示すように、フレームメモリ13から読み出したデータを連続のアドレスに格納し、最大データ長分のデータをCPUバス201を介して転送する。これにより、3回のデータ転送で、画像データ13aを転送することができる。転送されたデータは、画像処理エンジン250のSRAM内の連続するアドレスの領域に格納される。
なお、矩形データの短冊のデータ長の整数倍がCPUバス201のバス幅になるとは限らない。バス幅が短冊のデータ長の整数倍ではない場合には、短冊毎にライト転送を行うと必ず一部のデータは不必要であったことになる。
なお、後述する各ステップにおいて、「MLength」に書き込みアクセスする際には、MEM−DMAC232の第2のシーケンサとの間のアクセス競合を常にチェックする必要がある。
[ステップS5」MEM−DMAC232の第1のシーケンサは、「Length」がフレームメモリ13アクセスの「DLength」(最大データ転送サイズ)以下か否かを判断する。なお、「DLength」(最大データ転送サイズ)は、バッファ231aの記憶容量やシステムのデータ転送効率等を考慮して予め設定された値である。「Length」が「DLength」以下であれば、処理がステップS6に進められる。「Length」が「DLength」より大きければ、処理がステップS7に進められる。
[ステップS14]MEM−DMAC232の第1のシーケンサは、「VLength」が0か否かを判断する。「VLength」が0で無ければ、処理がステップS15に進められる。「VLength」が0であれば、処理がステップS2に進められ、次のリード転送要求を待つ。
図12は、MEM−DMACの第2のシーケンサの処理を示すフローチャートである。以下、図12に示す処理をステップ番号に沿って説明する。なお、後述する各ステップにおいて、「MLength」に書き込みアクセスする際には、MEM−DMAC232の第1のシーケンサとの間のアクセス競合を常にチェックする必要がある。
図13は、メモリ制御部の第1のシーケンサの処理を示すフローチャートである。以下、図13に示す処理をステップ番号に沿って説明する。
[ステップS42]メモリ制御部231の第1のシーケンサは、フレームメモリ13への「req」(アクセスリクエスト信号)がONか否かを判断する。「req」がONであれば、処理がステップS43に進められる。「req」がONでなければ、メモリ制御部231の第1のシーケンサは、ステップS42の処理を繰り返し、ONになるのを待つ。
図14は、メモリ制御部の第2のシーケンサの処理を示すフローチャートである。以下、図14に示す処理をステップ番号に沿って説明する。
[ステップS52]メモリ制御部231の第2のシーケンサは、CPUバス201へのデータ転送に関する「start」(スタート信号)がONか否かを判断する。「start」がONであれば、処理がステップS53に進められる。「start」がONでなければ、メモリ制御部231の第2のシーケンサは、ステップS52の処理を繰り返し、ONになるのを待つ。
時刻t21から時刻t31までの処理で、図9〔B〕に示す「data#1」と「data#2」とが、CPUバス201を介した1回のデータ転送で画像処理エンジン250に送られる。以降、時刻t21から時刻t31の間に行った処理を繰り返すことで、矩形領域内の全てのデータが転送される。
図16は、転送時のデータ幅の1.5倍のデータ長に分割されたデータを転送する場合の動作を示すタイミングチャートである。このタイミングチャートは、図10〔B〕に示したデータ転送を表している。すなわち、リード転送要求が2次元矩形アクセスであり、水平方向データ長がCPUバス201における仕様制約の最大データ転送サイズMの3/2倍、垂直方向データ長は6である。更に、「DLength」(水平方向データ長はフレームメモリ13アクセスの最大データ転送サイズ)より小さいものとする。
MEM−DMAC232の第1のシーケンサが「data#2a」、「data#2b」をフレームメモリ13から読み出すと「MLenght=2M」となり、MEM−DMAC232の第2のシーケンサは、「M」(データ長)で「data#1b」、「data#2a−1」のデータ転送処理を実行し、その結果「MLength=M」となる。再度MEM−DMAC232の第2のシーケンサは、データ長「M」で「data#2a−2」、「data#2b」のデータ転送処理を実行する。
これにより、第1の実施の形態で同じ転送を実施すると、CPUバス201への「Write req」(ライト転送要求)が、「M」(CPUバス201の仕様制約の最大データ転送サイズ)の制約でサイズ「M」、サイズ「M/2」の転送の組合せを6回行う必要があり、合計12回となるところを、第2の実施の形態では9回となる。
例えば、2次元矩形アクセスであり、水平方向データ長が、CPUバス201の仕様制約の最大データ転送サイズ「M」の5/4倍で、垂直方向データ長を4としたデータ転送が発生した場合を想定する。
図11のMEM−DMAC232の第1のシーケンサの処理では、「Read req」をチェックする際に、「MLength=0」のチェック(図11のステップS2)が含まれている。そのため、MEM−DMAC232の第2のシーケンサの転送が完了するまで、PE−DMAC255からの次のリード転送要求に対する「Read ack」を返信することができない。「MLength=0」のチェックの目的は、1度目のリクエストのデータと次のリクエストのデータがバッファ231a内で混じらないようにするためである。
以上説明した実施の形態の主な技術的特徴は、以下の付記の通りである。
前記データ処理部と前記データ記憶部とを接続し、DMA転送要求の通知に利用される専用線と、
前記データ処理部内に設けられ、前記データ処理部のプロセッサから前記データ管理部が管理するデータのリード要求が出力されると、前記DMA転送要求を前記専用線を介して出力する受信側DMA制御部と、
前記データ管理部内に設けられ、前記受信側DMA制御部から出力された前記DMA転送要求を前記専用線を介して受け取り、前記DMA転送要求で示されたデータのメモリリード要求を出力すると共に、前記データがバッファに格納されると前記バスの使用権利を獲得し、DMAライト要求を出力する送信側DMA制御部と、
前記データ管理部内に設けられ、前記送信側DMA制御部から前記メモリリード要求が出力されると、前記データ管理部で管理しているメモリからデータを読み出し、前記バッファに格納すると共に、前記データを前記送信側DMA制御部から前記DMAライト要求が出力されると、前記バッファに格納された前記データを、前記バスを介して前記データ処理部内の指定されたデータ記憶領域に対してDMAライト転送を行うメモリ制御部と、
を有することを特徴とするデータ処理装置。
前記受信側DMA制御部から出力された前記DMA転送要求を前記専用線を介して受け取り、前記DMA転送要求で示されたデータのメモリリード要求を出力するリード制御回路と、
前記データが前記バッファに格納されると前記バスの使用権利を獲得し、DMAライト要求を出力するライト転送制御回路と、
を有し、前記リード制御回路と前記ライト転送制御回路とが互いに独立して動作することを特徴とする付記1記載のデータ処理装置。
前記送信側DMA制御部から前記メモリリード要求が出力されると、前記データ管理部で管理しているメモリからデータを読み出し、前記バッファに格納するデータリード回路と、
前記データを前記送信側DMA制御部から前記DMAライト要求が出力されると、前記バッファに格納された前記データを、前記バスを介して前記データ処理部内の指定されたデータ記憶領域にDMAライト転送を行うDMA転送回路と、を有し、
前記データリード回路と前記DMA転送回路とが互いに独立して動作することを特徴とする付記1記載のデータ処理装置。
前記データ処理部のプロセッサから前記データ管理部が管理するデータのリード要求が出力されると、前記データ処理部と前記データ管理部とを接続する専用線を介して、前記DMA転送要求を前記データ処理部から前記データ管理部へ出力し、
前記データ管理部において、前記DMA転送要求に応じて、前記DMA転送要求で示されたデータを前記データ管理部で管理しているメモリから読み出してバッファに格納し、
前記データがバッファに格納されると前記バスの使用権利を獲得し、
前記バッファに格納された前記データを、前記バスを介して前記データ処理部内の指定されたデータ記憶領域に対してDMAライト転送を行う、
ことを特徴とするデータ処理方法。
2 データ処理部
2a プロセッサ
2b 受信側DMA制御部
3 データ管理部
3a 送信側DMA制御部
3b メモリ
3c メモリ制御部
3ca バッファ
Claims (5)
- バスを介して接続されたデータ処理部とデータ管理部との間でDMA転送を行うデータ処理装置において、
前記データ処理部と前記データ記憶部とを接続し、DMA転送要求の通知に利用される専用線と、
前記データ処理部内に設けられ、前記データ処理部のプロセッサから前記データ管理部が管理するデータのリード要求が出力されると、前記DMA転送要求を前記専用線を介して出力する受信側DMA制御部と、
前記データ管理部内に設けられ、前記受信側DMA制御部から出力された前記DMA転送要求を前記専用線を介して受け取り、前記DMA転送要求で示されたデータのメモリリード要求を出力すると共に、前記データがバッファに格納されると前記バスの使用権利を獲得し、DMAライト要求を出力する送信側DMA制御部と、
前記データ管理部内に設けられ、前記送信側DMA制御部から前記メモリリード要求が出力されると、前記データ管理部で管理しているメモリからデータを読み出し、前記バッファに格納すると共に、前記データを前記送信側DMA制御部から前記DMAライト要求が出力されると、前記バッファに格納された前記データを、前記バスを介して前記データ処理部内の指定されたデータ記憶領域に対してDMAライト転送を行うメモリ制御部と、
を有することを特徴とするデータ処理装置。 - 前記メモリ制御部は、前記メモリリード要求で指定されたデータが、前記メモリ内の不連続のアドレスに記憶されている場合、前記メモリから読み出したデータを前記バッファの連続する記憶領域に格納し、前記バッファに格納された連続のデータを、前記バスで転送可能なデータ長に分割してDMAによりライト転送することを特徴とする請求項1記載のデータ処理装置。
- 前記メモリ制御部は、前記メモリに格納された画像データ中の矩形領域を指定した前記メモリリード要求を受け取ると、前記矩形領域をアドレスが連続する複数の長方形領域に分割し、前記長方形領域毎にデータを読み出して前記バッファ内の連続の記憶領域に格納し、前記バッファに格納された連続のデータを、前記バスで転送可能なデータ長に分割してDMAライト転送を行うことを特徴とする請求項1記載のデータ処理装置。
- 前記メモリ制御部は、
前記送信側DMA制御部から前記メモリリード要求が出力されると、前記データ管理部で管理しているメモリからデータを読み出し、前記バッファに格納するデータリード回路と、
前記データを前記送信側DMA制御部から前記DMAライト要求が出力されると、前記バッファに格納された前記データを、前記バスを介して前記データ処理部内の指定されたデータ記憶領域にDMAライト転送を行うDMA転送回路と、を有し、
前記データリード回路と前記DMA転送回路とが互いに独立して動作することを特徴とする請求項1記載のデータ処理装置。 - 前記メモリ制御部は、前記データリード回路による前記バッファへのデータの書き込みと、前記DMA転送回路による前記バッファに格納されたデータのDMAライト転送とをパイプラインで処理することを特徴とする請求項4記載のデータ処理装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016134005A (ja) * | 2015-01-20 | 2016-07-25 | オリンパス株式会社 | 画像処理装置 |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4893822B2 (ja) * | 2007-03-20 | 2012-03-07 | 富士通株式会社 | 半導体集積回路および半導体メモリのアクセス制御方法 |
US8325633B2 (en) * | 2007-04-26 | 2012-12-04 | International Business Machines Corporation | Remote direct memory access |
US8959307B1 (en) | 2007-11-16 | 2015-02-17 | Bitmicro Networks, Inc. | Reduced latency memory read transactions in storage devices |
US8281049B2 (en) * | 2008-12-19 | 2012-10-02 | Cisco Technology, Inc. | Host-daughtercard configuration with double data rate bus |
JP2011028343A (ja) * | 2009-07-22 | 2011-02-10 | Fujitsu Ltd | 演算処理装置、およびデータ転送方法 |
US9135190B1 (en) * | 2009-09-04 | 2015-09-15 | Bitmicro Networks, Inc. | Multi-profile memory controller for computing devices |
US8665601B1 (en) | 2009-09-04 | 2014-03-04 | Bitmicro Networks, Inc. | Solid state drive with improved enclosure assembly |
US8447908B2 (en) | 2009-09-07 | 2013-05-21 | Bitmicro Networks, Inc. | Multilevel memory bus system for solid-state mass storage |
US8560804B2 (en) * | 2009-09-14 | 2013-10-15 | Bitmicro Networks, Inc. | Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device |
US9372755B1 (en) | 2011-10-05 | 2016-06-21 | Bitmicro Networks, Inc. | Adaptive power cycle sequences for data recovery |
US9043669B1 (en) | 2012-05-18 | 2015-05-26 | Bitmicro Networks, Inc. | Distributed ECC engine for storage media |
US9552619B2 (en) * | 2012-08-08 | 2017-01-24 | Megachips Corporation | Image processing apparatus and image processing interface circuit |
US9423457B2 (en) | 2013-03-14 | 2016-08-23 | Bitmicro Networks, Inc. | Self-test solution for delay locked loops |
US9672178B1 (en) | 2013-03-15 | 2017-06-06 | Bitmicro Networks, Inc. | Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system |
US10489318B1 (en) | 2013-03-15 | 2019-11-26 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
US9501436B1 (en) | 2013-03-15 | 2016-11-22 | Bitmicro Networks, Inc. | Multi-level message passing descriptor |
US9842024B1 (en) | 2013-03-15 | 2017-12-12 | Bitmicro Networks, Inc. | Flash electronic disk with RAID controller |
US9971524B1 (en) | 2013-03-15 | 2018-05-15 | Bitmicro Networks, Inc. | Scatter-gather approach for parallel data transfer in a mass storage system |
US9400617B2 (en) | 2013-03-15 | 2016-07-26 | Bitmicro Networks, Inc. | Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained |
US9430386B2 (en) | 2013-03-15 | 2016-08-30 | Bitmicro Networks, Inc. | Multi-leveled cache management in a hybrid storage system |
US9798688B1 (en) | 2013-03-15 | 2017-10-24 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
US9916213B1 (en) | 2013-03-15 | 2018-03-13 | Bitmicro Networks, Inc. | Bus arbitration with routing and failover mechanism |
US9720603B1 (en) | 2013-03-15 | 2017-08-01 | Bitmicro Networks, Inc. | IOC to IOC distributed caching architecture |
US9734067B1 (en) | 2013-03-15 | 2017-08-15 | Bitmicro Networks, Inc. | Write buffering |
US10120694B2 (en) | 2013-03-15 | 2018-11-06 | Bitmicro Networks, Inc. | Embedded system boot from a storage device |
US9875205B1 (en) | 2013-03-15 | 2018-01-23 | Bitmicro Networks, Inc. | Network of memory systems |
US10025736B1 (en) | 2014-04-17 | 2018-07-17 | Bitmicro Networks, Inc. | Exchange message protocol message transmission between two devices |
US9811461B1 (en) | 2014-04-17 | 2017-11-07 | Bitmicro Networks, Inc. | Data storage system |
US9952991B1 (en) | 2014-04-17 | 2018-04-24 | Bitmicro Networks, Inc. | Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation |
US10055150B1 (en) | 2014-04-17 | 2018-08-21 | Bitmicro Networks, Inc. | Writing volatile scattered memory metadata to flash device |
US10078604B1 (en) | 2014-04-17 | 2018-09-18 | Bitmicro Networks, Inc. | Interrupt coalescing |
US10042792B1 (en) | 2014-04-17 | 2018-08-07 | Bitmicro Networks, Inc. | Method for transferring and receiving frames across PCI express bus for SSD device |
US10552050B1 (en) | 2017-04-07 | 2020-02-04 | Bitmicro Llc | Multi-dimensional computer storage system |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63159961A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | ダイレクトメモリアクセス転送制御装置 |
JPH02101560A (ja) * | 1988-10-11 | 1990-04-13 | Nec Corp | バスインタフェース装置 |
JPH04286289A (ja) * | 1991-03-14 | 1992-10-12 | Sony Corp | データのデコード方法及びそのデコーダ回路 |
JPH06332848A (ja) * | 1993-05-19 | 1994-12-02 | Fujitsu Ltd | データ転送方式 |
JPH09106384A (ja) * | 1995-10-12 | 1997-04-22 | Fujitsu Ltd | データ転送システム |
JP2006072832A (ja) * | 2004-09-03 | 2006-03-16 | Nec Access Technica Ltd | 画像処理システム |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5974480A (en) * | 1996-10-18 | 1999-10-26 | Samsung Electronics Co., Ltd. | DMA controller which receives size data for each DMA channel |
US6662258B1 (en) * | 2000-08-22 | 2003-12-09 | Integrated Device Technology, Inc. | Fly-by support module for a peripheral bus |
JP2003280982A (ja) * | 2002-03-20 | 2003-10-03 | Seiko Epson Corp | 多次元メモリのデータ転送装置及び多次元メモリのデータ転送プログラム、並びに多次元メモリのデータ転送方法 |
KR100449721B1 (ko) * | 2002-05-20 | 2004-09-22 | 삼성전자주식회사 | 서로 다른 데이터 버스 폭을 갖는 장치들을 위한인터페이스 및 이를 이용한 데이터 전송방법 |
JP3886460B2 (ja) * | 2003-01-31 | 2007-02-28 | 富士通株式会社 | 複合型記憶装置及びそのカード用基板 |
US8001294B2 (en) * | 2004-09-28 | 2011-08-16 | Sony Computer Entertainment Inc. | Methods and apparatus for providing a compressed network in a multi-processing system |
JP4390694B2 (ja) * | 2004-12-24 | 2009-12-24 | 富士通株式会社 | Dma回路及びこれを用いたディスクアレイ装置 |
US20070076963A1 (en) * | 2005-09-30 | 2007-04-05 | Wellsyn Technology, Inc. | Image transmission mechanism and method for implementing the same |
-
2005
- 2005-12-29 JP JP2005380609A patent/JP2007183692A/ja not_active Withdrawn
-
2006
- 2006-04-05 US US11/397,804 patent/US20070174506A1/en not_active Abandoned
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63159961A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | ダイレクトメモリアクセス転送制御装置 |
JPH02101560A (ja) * | 1988-10-11 | 1990-04-13 | Nec Corp | バスインタフェース装置 |
JPH04286289A (ja) * | 1991-03-14 | 1992-10-12 | Sony Corp | データのデコード方法及びそのデコーダ回路 |
JPH06332848A (ja) * | 1993-05-19 | 1994-12-02 | Fujitsu Ltd | データ転送方式 |
JPH09106384A (ja) * | 1995-10-12 | 1997-04-22 | Fujitsu Ltd | データ転送システム |
JP2006072832A (ja) * | 2004-09-03 | 2006-03-16 | Nec Access Technica Ltd | 画像処理システム |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016134005A (ja) * | 2015-01-20 | 2016-07-25 | オリンパス株式会社 | 画像処理装置 |
Also Published As
Publication number | Publication date |
---|---|
US20070174506A1 (en) | 2007-07-26 |
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