JP2006072832A - 画像処理システム - Google Patents
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Abstract
処理速度を高めることのできる画像処理システムを提供する。
【解決手段】
画像データを一次記憶するDRAM11と、DRAM11のリードライト制御を行うDRAM制御部12と、画像データに対して所定の画像処理を行う画像処理部15a、15b、15cと、画像入力部13と、画像出力部14と、DRAM制御部12と画像処理部15a、15b、15cとの間に配置され、画像データの転送を行うキャッシュシステム10と、を備える。キャッシュシステム10は、DRAM11に対してリードアドレスの先出しによる先読み動作と、データをまとめて後から書き込むライトバック動作を行う。画像処理部15a、15b、15cと、画像入力部13と、画像出力部14とから入出力される画像データは、DMAによりリードキャッシュ21あるいはライトキャッシュ22を介してDRAM11にリードライトされる。
【選択図】
図1
Description
1.フラグレジスタが1で、そのアドレスレジスタとライトアドレスとが一致するもの。
2.フラグレジスタが0のもの。
3.それ以外はキャッシュFull信号を出力する。
このライト応答により、キャッシュメモリ67にライトデータが格納され、対応するフラグレジスタの値は1となり、アドレスレジスタには要求されたライトアドレスが格納され、ライトイネーブルレジスタには格納されたデータに対応するビットが1となる。
1.フラグレジスタが1で、アドレスレジスタとリードアドレスとが一致するもの(この場合、キャッシュ番号判断部71は、キャッシュHit信号をリード制御部72に出力する)。
2.フラグレジスタが0で、受付レジスタも0のもの。
3.受付レジスタが0で、回数レジスタがもっとも多いもの。
4.それ以外はキャッシュFull信号を出力する。
最初は、まだキャッシュメモリ80に要求されたアドレスのデータは入っていない状態であるので、キャッシュHit信号は、出力されず、リード制御部72は、リード要求と応答信号とを出力する。リード要求により、受付レジスタ76は、1にセットされ、アドレスレジスタ77にはリードアドレスが格納され、回数レジスタ78、フラグレジスタ79は、0にクリアされる。リード制御部72からのリード要求を受けたリード要求FIFO75は、DRAM制御部12に対してリード要求を行う。
2 画像入力装置
3 画像出力装置
10 キャッシュシステム
11 DRAM
12 DRAM制御部
13 画像入力部
14 画像出力部
15、15a、15b、15c 画像処理部
20 キャッシュ制御部
21 リードキャッシュ
22 ライトキャッシュ
23 DMA調停部
24a、24b、24c、24d、24e DMA部
30 リードキャッシュ制御部
31 ライトキャッシュ制御部
34、34a、34b、34c、34d、34e ライトDMA部
35、35a、35b、35c、35d、35e リードDMA部
36a、36b、36c ライトアドレス生成部
37a、37b、37c 先読みリードアドレス生成部
38 リードDMA調停部
39 ライトDMA調停部
41、51 FIFO
42 カウンタ
43 リード要求制御部
44、54 アドレスパターン生成部
45、55 アドレス計算部
53 ライト要求制御部
61 キャッシュ番号判断部
62 ライトバック制御部
63 ライト制御部
64 フラグレジスタ
65 アドレスレジスタ
66 ライトイネーブルレジスタ
67、80 キャッシュメモリ
68a、68b、68c、81a、81b、81c、81d セレクタ
69、82 優先順位決定部
71 キャッシュ番号判断部
72 リード制御部
73 リード応答FIFO
74 データ出力制御部
75 リード要求FIFO
76 受付レジスタ
77 アドレスレジスタ
78 回数レジスタ
79 フラグレジスタ
90a、90b CPU
91a、91b SRAM
92a、92b ROM
Claims (15)
- 画像データを一次記憶するDRAM(Dynamic Random Access Memory)と、
前記DRAMのリードライト制御を行うDRAM制御部と、
画像データに対して所定の画像処理を行う画像処理部と、
前記DRAM制御部と前記画像処理部との間に配置され、画像データの転送を行うキャッシュシステムと、
を備え、
前記キャッシュシステムは、
前記DRAMに対してリードアドレスの先出しによる先読み動作を行うリード系キャッシュシステムと、
前記DRAMに対してデータをまとめて後から書き込むライトバック動作を行うライト系キャッシュシステムと、
から構成されることを特徴とする画像処理システム。 - 前記リード系キャッシュシステムは、
リードキャッシュメモリと、
前記DRAM制御部から画像データを読み出し、読み出した画像データを前記リードキャッシュメモリによって一時蓄積するように制御するリードキャッシュ制御部と、
前記DRAM制御部から画像データを読み出す際に、前記DRAMのリードアドレスを所定のアドレス生成パターンに従って出力して先読み動作を行うリードDMA(Direct Memory Access)部と、
を備えることを特徴とする請求項1記載の画像処理システム。 - 前記リードDMA部は、
前記DRAMのリードアドレスを前記所定のアドレス生成パターンに基づいて計算して前記リードキャッシュ制御部に対して出力し、前記リードキャッシュ制御部から入力されるリード応答信号によって次のリードアドレスを出力するリードアドレス出力部と、
前記リードキャッシュ制御部から入力される画像データを一時蓄積して前記画像処理部に出力するリード用FIFO(First In First Out)と、
を備えることを特徴とする請求項2記載の画像処理システム。 - 前記リードキャッシュメモリは、n(nは2以上の整数)組のメモリ群から構成され、
前記リードキャッシュ制御部は、前記n組のメモリ群の各組毎に、出力すべき有効な画像データが溜まったか否かを管理し、画像データが溜まったメモリ群から前記画像処理部に出力するように制御することを特徴とする請求項2記載の画像処理システム。 - 前記DRAMのデータビット幅をk(kは自然数)ビット、前記DRAMへの連続アクセス回数をm(mは自然数)回とする場合、前記リードキャッシュメモリは、k×mビット幅でリードデータを前記DRAM制御部から入力するように構成されることを特徴とする請求項2または4記載の画像処理システム。
- 前記ライト系キャッシュシステムは、
ライトキャッシュメモリと、
前記画像処理部から画像データを読み出して前記ライトキャッシュメモリに対して書き込むに際し、前記DRAMのライトアドレスを所定のアドレス生成パターンに従って出力してライトバック動作を行うライトDMA部と、
前記ライトキャッシュメモリによって一時蓄積された画像データを前記DRAM制御部に対して書き込むように制御するライトキャッシュ制御部と、
を備えることを特徴とする請求項1記載の画像処理システム。 - 前記ライトDMA部は、
前記DRAMのライトアドレスを前記所定のアドレス生成パターンに基づいて計算して前記ライトキャッシュ制御部に対して出力し、前記ライトキャッシュ制御部から入力されるライト応答信号によって次のライトアドレスを出力するリードアドレス出力部と、
前記画像処理部から入力される画像データを一時蓄積して前記ライトキャッシュ制御部に出力するライト用FIFOと、
を備えることを特徴とする請求項6記載の画像処理システム。 - 前記ライトキャッシュメモリは、n(nは2以上の整数)組のメモリ群から構成され、
前記ライトキャッシュ制御部は、前記n組のメモリ群の各組毎に、出力すべき有効な画像データが溜まったか否かを管理し、画像データが溜まったメモリ群から前記DRAM制御部に対して書き込むように制御することを特徴とする請求項6記載の画像処理システム。 - 前記DRAMのデータビット幅をk(kは自然数)ビット、前記DRAMへの連続アクセス回数をm(mは自然数)回とする場合、前記ライトキャッシュメモリは、k×mビット幅でライトデータを前記DRAM制御部へ出力するように構成されることを特徴とする請求項6または8記載の画像処理システム。
- 前記所定のアドレス生成パターンは、前記アドレス生成パターンによるアドレス生成を要求する画像処理部における画素のアクセス順に基づいて定めることを特徴とする請求項2、3、6、7のいずれか一に記載の画像処理システム。
- 前記画像処理部は、複数の画像処理部からなり、
前記ライト系キャッシュシステムは、前記複数の画像処理部にそれぞれ対応させた前記ライトDMA部を複数備え、前記複数のライトDMA部からのアクセス要求を調停するライトDMA調停部をさらに備え、
前記ライトDMA調停部は、前記複数のライトDMA部から優先順位に従って選択したライトDMA部を前記ライトキャッシュ制御部に接続することを特徴とする請求項2記載の画像処理システム。 - 前記複数の画像処理部の一部を、画像入力部に置き換え、
前記画像入力部は、画像入力装置から入力される画像データを、前記複数のライトDMA部から選択される1つのライトDMA部に転送することを特徴とする請求項11記載の画像処理システム。 - 前記画像処理部は、複数の画像処理部からなり、
前記リード系キャッシュシステムは、前記複数の画像処理部にそれぞれ対応させた前記リードDMA部を複数備え、前記複数のリードDMA部からのアクセス要求を調停するリードDMA調停部をさらに備え、
前記リードDMA調停部は、前記複数のリードDMA部から優先順位に従って選択したリードDMA部を前記リードキャッシュ制御部に接続することを特徴とする請求項2記載の画像処理システム。 - 前記複数の画像処理部の一部を、画像出力部に置き換え、
前記画像出力部は、前記複数のリードDMA部から選択される1つのリードDMA部から転送される画像データを画像出力装置に出力することを特徴とする請求項13記載の画像処理システム。 - 前記画像処理部がCPU(Central Processing Unit)あるいはDSP(Digital Signal Processor)で構成されることを特徴とする請求項1〜14のいずれか1に記載の画像処理システム。
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