JP4439491B2 - マルチグラフィックスプロセッサシステム、グラフィックスプロセッサおよびデータ転送方法 - Google Patents
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- 238000012546 transfer Methods 0.000 title claims description 93
- 238000000034 method Methods 0.000 title claims description 86
- 239000000872 buffer Substances 0.000 claims description 259
- 238000004891 communication Methods 0.000 claims description 50
- 238000012545 processing Methods 0.000 description 55
- 230000008569 process Effects 0.000 description 29
- 101100366322 Arabidopsis thaliana ADC1 gene Proteins 0.000 description 15
- 101150032645 SPE1 gene Proteins 0.000 description 15
- 238000010586 diagram Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 9
- 230000007246 mechanism Effects 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 6
- 238000000348 solid-phase epitaxy Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 239000000284 extract Substances 0.000 description 4
- 102100036409 Activated CDC42 kinase 1 Human genes 0.000 description 3
- 101000928956 Homo sapiens Activated CDC42 kinase 1 Proteins 0.000 description 3
- 101100442582 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) spe-1 gene Proteins 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009877 rendering Methods 0.000 description 3
- 101100288236 Arabidopsis thaliana KRP4 gene Proteins 0.000 description 2
- 101100433979 Bos taurus TNK2 gene Proteins 0.000 description 2
- 101100385394 Zea mays ACK2 gene Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000007853 buffer solution Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000000706 filtrate Substances 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
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Description
実施の形態1において、汎用プロセッサとグラフィックスプロセッサが入出力インタフェースを介して相互に通信可能に接続されたマルチプロセッサシステムにおいて、汎用プロセッサがグラフィックスプロセッサに対してリード(読み出し;read)/ライト(書き込み;write)命令を発行するときのデータ転送の仕組みを説明する。
(A2)I/Oバッファ570からSPE0へコマンド1に対するACKが返信される。
(A3)ACKを受け取ったSPE0がデータバッファ535aからデータ1を取り出し、I/Oバッファ570内のデータバッファ574に転送する。
(A4)SPE0がコマンドキュー539aからコマンド2を取り出し、I/Oバッファ570内のコマンドバッファ572へコマンドを転送する。
(A5)I/Oバッファ570からSPE0へコマンド2に対するACKが返信される。
(A6)ACKを受け取ったSPE0がデータバッファ535aからデータ2を取り出し、I/Oバッファ570内のデータバッファ574に転送する。
(B2)ライトFIFO620からI/Oバッファ570へコマンド1に対するACKが返信される。
(B3)ACKを受け取ったI/Oバッファ570がデータバッファ574からデータ1を取り出し、インタフェースユニット600内のライトFIFO620に転送する。
(C2)I/Oバッファ570からインタフェースユニット600を経由してGPU700にコマンド5が転送され、GPU700がコマンド5に対応するデータ5をインタフェースユニット600内のリードダブルバッファ610に転送する。
(C3)インタフェースユニット600内のリードダブルバッファ610からI/Oバッファ570内のデータバッファ574にデータ5が転送される。
(C4)I/Oバッファ570内のデータバッファ574からSPE1のデータバッファ535bへデータ5が転送される。
(C6)I/Oバッファ570からインタフェースユニット600を経由してGPU700にコマンド6が転送され、GPU700がコマンド6に対応するデータ6をインタフェースユニット600内のリードダブルバッファ610に転送する。
(C7)インタフェースユニット600内のリードダブルバッファ610からI/Oバッファ570内のデータバッファ574にデータ6が転送される。
(C8)I/Oバッファ570内のデータバッファ574からSPE1のデータバッファ535bへデータ6が転送される。
実施の形態2では、実施の形態1で説明した技術を前提として、汎用プロセッサに複数のグラフィックスプロセッサを接続したマルチグラフィックスプロセッサシステムを説明する。汎用プロセッサに接続される複数のグラフィックスプロセッサにインオーダーのメモリアクセスしか実行できないものがある場合、実施の形態1で述べた技術を応用してそのグラフィックスプロセッサに対するインタフェースを設計することができる。
Claims (10)
- アウトオブオーダー方式およびインオーダー方式のいずれによる命令実行も可能なメインプロセッサと、
入出力インタフェースを介して前記メインプロセッサに接続された第1のグラフィックスプロセッサと、
外部接続用インタフェースを介して前記第1のグラフィックスプロセッサに接続された、インオーダー方式で命令を実行する第2のグラフィックスプロセッサとを含み、
前記第1のグラフィックスプロセッサ内に、前記メインプロセッサが前記外部接続用インタフェースを経由して前記第2のグラフィックスプロセッサと通信するための中継インタフェースが設けられ、
前記第1のグラフィックスプロセッサは、前記メインプロセッサと前記第1のグラフィックスプロセッサ内のプロセッサコアの間で通信されるデータと、前記メインプロセッサと前記中継インタフェースの間で通信されるデータとを分岐させる調停部をさらに含み、
前記メインプロセッサは、前記第1のグラフィックスプロセッサ内の前記中継インタフェースを介して前記第2のグラフィックスプロセッサとデータ通信を行う際、前記中継インタフェースから送られる前記データ通信のタイミングを通知するための信号の受信を待ってから、前記データ通信を行うことを特徴とするマルチグラフィックスプロセッサシステム。 - 前記第1のグラフィックスプロセッサ内の前記中継インタフェースに、前記メインプロセッサが前記第2のグラフィックスプロセッサに対してデータを書き込むための書き込みバッファが設けられ、前記書き込みバッファに空きが生じた場合に、バッファ空き通知信号が前記メインプロセッサに通知され、前記メインプロセッサは前記バッファ空き通知信号の受信を待ってから、前記書き込みバッファにデータを書き込むことを特徴とする請求項1に記載のマルチグラフィックスプロセッサシステム。
- 前記書き込みバッファは、前記メインプロセッサが前記第2のグラフィックスプロセッサに対してインオーダーで発行する書き込み命令によって書き込まれるべきデータを前記書き込み命令の発行順にキューイングし、キューイングされたデータをFIFO順で取り出して前記第2のグラフィックスプロセッサに供給するFIFOキューであることを特徴とする請求項2に記載のマルチグラフィックスプロセッサシステム。
- 前記第1のグラフィックスプロセッサ内の前記中継インタフェースに、前記メインプロセッサが前記第2のグラフィックスプロセッサからデータを読み出すための読み出しバッファが設けられ、前記読み出しバッファが一杯になった場合に、バッファフル通知信号が前記メインプロセッサに通知され、前記メインプロセッサは前記バッファフル通知信号の受信を待ってから、前記読み出しバッファに蓄積されたデータを読み出すことを特徴とする請求項1から3のいずれかに記載のマルチグラフィックスプロセッサシステム。
- 前記読み出しバッファは、前記メインプロセッサが前記第2のグラフィックスプロセッサに対してアウトオブオーダーで発行する読み出し命令を受けて前記メインプロセッサから読み出されたデータをダブルバッファ方式でバッファリングし、バッファリングされたデータが前記メインプロセッサからアウトオブオーダーで読み出されるダブルバッファであることを特徴とする請求項4に記載のマルチグラフィックスプロセッサシステム。
- 前記第2のグラフィックスプロセッサは、プロセッサコアとビデオメモリを1つのチップ上に集積したメモリ混載型プロセッサチップであることを特徴とする請求項1から5のいずれかに記載のマルチグラフィックスプロセッサシステム。
- 前記第1のグラフィックスプロセッサは、フレームバッファとバス結合したプロセッサコアを含むことを特徴とする請求項1から6のいずれかに記載のマルチグラフィックスプロセッサシステム。
- 入出力インタフェースを介してアウトオブオーダー方式およびインオーダー方式のいずれによる命令実行も可能なメインプロセッサに接続された第1のグラフィックスプロセッサと、
外部接続用インタフェースを介して前記第1のグラフィックスプロセッサに接続された、インオーダー方式で命令を実行する第2のグラフィックスプロセッサとを含み、
前記第1のグラフィックスプロセッサ内に、前記メインプロセッサが前記外部接続用インタフェースを経由して前記第2のグラフィックスプロセッサと通信するための中継インタフェースが設けられ、
前記第1のグラフィックスプロセッサは、前記メインプロセッサと前記第1のグラフィックスプロセッサ内のプロセッサコアの間で通信されるデータと、前記メインプロセッサと前記中継インタフェースの間で通信されるデータとを分岐させる調停部をさらに含み、
前記メインプロセッサが前記第1のグラフィックスプロセッサ内の前記中継インタフェースを介して前記第2のグラフィックスプロセッサとデータ通信を開始する前に、前記中継インタフェースから送られる前記データ通信のタイミングを通知するための信号を前記メインプロセッサに送信することを特徴とするマルチグラフィックスプロセッサシステム。 - プロセッサコアと、
アウトオブオーダー方式およびインオーダー方式のいずれによる命令実行も可能なメインプロセッサと接続するための入出力インタフェースと、
インオーダー方式で命令を実行する他のグラフィックスプロセッサと接続するための外部接続用インタフェースとを含み、
前記メインプロセッサが前記外部接続用インタフェースを経由して前記他のグラフィックスプロセッサと通信するための中継インタフェースが設けられ、
前記メインプロセッサと前記プロセッサコアの間で通信されるデータと、前記メインプロセッサと前記中継インタフェースの間で通信されるデータとを分岐させる調停部をさらに含み、
前記メインプロセッサが前記中継インタフェースを介して前記他のグラフィックスプロセッサとデータ通信を開始する前に、前記データ通信のタイミングを通知するための信号を前記中継インタフェースから前記メインプロセッサに送信することを特徴とするグラフィックスプロセッサ。 - アウトオブオーダー方式およびインオーダー方式のいずれによる命令実行も可能なメインプロセッサの入出力インタフェースに第1のグラフィックスプロセッサが接続され、前記第1のグラフィックスプロセッサの外部接続用インタフェースにインオーダー方式で命令を実行する第2のグラフィックスプロセッサが接続されたマルチグラフィックスプロセッサシステムにおけるデータ転送方法であって、
前記第1のグラフィックスプロセッサ内に、前記メインプロセッサが前記外部接続用インタフェースを経由して前記第2のグラフィックスプロセッサと通信するための中継インタフェースが設けられ、
前記第1のグラフィックスプロセッサは、前記メインプロセッサと前記第1のグラフィックスプロセッサ内のプロセッサコアの間で通信されるデータと、前記メインプロセッサと前記中継インタフェースの間で通信されるデータとを分岐させる調停部を含み、
前記メインプロセッサは、前記第1のグラフィックスプロセッサ内に設けられた前記中継インタフェースを介して前記第2のグラフィックスプロセッサとデータ通信を行う際、前記中継インタフェース内の前記データ通信用に設けられたバッファから前記データ通信のタイミングを通知するための信号が発信されるのを待ってから、前記データ通信を行うことを特徴とするデータ転送方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006144501A JP4439491B2 (ja) | 2006-05-24 | 2006-05-24 | マルチグラフィックスプロセッサシステム、グラフィックスプロセッサおよびデータ転送方法 |
US11/805,165 US8730248B2 (en) | 2006-05-24 | 2007-05-22 | Multi-graphics processor system, graphics processor and data transfer method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006144501A JP4439491B2 (ja) | 2006-05-24 | 2006-05-24 | マルチグラフィックスプロセッサシステム、グラフィックスプロセッサおよびデータ転送方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007316859A JP2007316859A (ja) | 2007-12-06 |
JP4439491B2 true JP4439491B2 (ja) | 2010-03-24 |
Family
ID=38749101
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006144501A Active JP4439491B2 (ja) | 2006-05-24 | 2006-05-24 | マルチグラフィックスプロセッサシステム、グラフィックスプロセッサおよびデータ転送方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8730248B2 (ja) |
JP (1) | JP4439491B2 (ja) |
Families Citing this family (59)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8749561B1 (en) | 2003-03-14 | 2014-06-10 | Nvidia Corporation | Method and system for coordinated data execution using a primary graphics processor and a secondary graphics processor |
US8743019B1 (en) | 2005-05-17 | 2014-06-03 | Nvidia Corporation | System and method for abstracting computer displays across a host-client network |
US8775704B2 (en) | 2006-04-05 | 2014-07-08 | Nvidia Corporation | Method and system for communication between a secondary processor and an auxiliary display subsystem of a notebook |
US8115773B2 (en) * | 2007-06-07 | 2012-02-14 | Apple Inc. | Serializing command streams for graphics processors |
JP5209933B2 (ja) * | 2007-10-19 | 2013-06-12 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
JP4302166B2 (ja) | 2007-12-21 | 2009-07-22 | 株式会社東芝 | 情報処理装置 |
US9047421B2 (en) * | 2008-04-30 | 2015-06-02 | Alcatel Lucent | Serial link buffer fill-level compensation using multi-purpose start of protocol data unit timing characters |
US8373708B2 (en) * | 2008-07-30 | 2013-02-12 | Nvidia Corporation | Video processing system, method, and computer program product for encrypting communications between a plurality of graphics processors |
US8319780B2 (en) * | 2008-07-30 | 2012-11-27 | Nvidia Corporation | System, method, and computer program product for synchronizing operation of a first graphics processor and a second graphics processor in order to secure communication therebetween |
US8736617B2 (en) * | 2008-08-04 | 2014-05-27 | Nvidia Corporation | Hybrid graphic display |
GB2462860B (en) * | 2008-08-22 | 2012-05-16 | Advanced Risc Mach Ltd | Apparatus and method for communicating between a central processing unit and a graphics processing unit |
US8892804B2 (en) | 2008-10-03 | 2014-11-18 | Advanced Micro Devices, Inc. | Internal BUS bridge architecture and method in multi-processor systems |
US8373709B2 (en) * | 2008-10-03 | 2013-02-12 | Ati Technologies Ulc | Multi-processor architecture and method |
US8799425B2 (en) | 2008-11-24 | 2014-08-05 | Nvidia Corporation | Configuring display properties of display units on remote systems |
JPWO2010064293A1 (ja) * | 2008-12-01 | 2012-04-26 | パイオニア株式会社 | データ処理装置、そのシステム、その方法、そのプログラム、そのプログラムを記録した記録媒体、データ転送装置、その方法、そのプログラム、および、そのプログラムを記録した記録媒体 |
US9075559B2 (en) | 2009-02-27 | 2015-07-07 | Nvidia Corporation | Multiple graphics processing unit system and method |
US9135675B2 (en) | 2009-06-15 | 2015-09-15 | Nvidia Corporation | Multiple graphics processing unit display synchronization system and method |
US8451281B2 (en) | 2009-06-23 | 2013-05-28 | Intel Corporation | Shared virtual memory between a host and discrete graphics device in a computing system |
US20110004718A1 (en) * | 2009-07-02 | 2011-01-06 | Ross John Stenfort | System, method, and computer program product for ordering a plurality of write commands associated with a storage device |
US8766989B2 (en) | 2009-07-29 | 2014-07-01 | Nvidia Corporation | Method and system for dynamically adding and removing display modes coordinated across multiple graphics processing units |
US8400458B2 (en) * | 2009-09-09 | 2013-03-19 | Hewlett-Packard Development Company, L.P. | Method and system for blocking data on a GPU |
US8933947B2 (en) * | 2009-09-10 | 2015-01-13 | Ati Technologies Ulc | Reading a local memory of a processing unit |
US9111325B2 (en) * | 2009-12-31 | 2015-08-18 | Nvidia Corporation | Shared buffer techniques for heterogeneous hybrid graphics |
US8780122B2 (en) | 2009-09-16 | 2014-07-15 | Nvidia Corporation | Techniques for transferring graphics data from system memory to a discrete GPU |
US8577986B2 (en) * | 2010-04-02 | 2013-11-05 | Microsoft Corporation | Mapping RDMA semantics to high speed storage |
CN102236628B (zh) * | 2010-05-05 | 2013-11-13 | 英业达股份有限公司 | 支持多个图形处理单元的图形处理装置 |
US20110320766A1 (en) * | 2010-06-29 | 2011-12-29 | Youfeng Wu | Apparatus, method, and system for improving power, performance efficiency by coupling a first core type with a second core type |
US20120147015A1 (en) * | 2010-12-13 | 2012-06-14 | Advanced Micro Devices, Inc. | Graphics Processing in a Multi-Processor Computing System |
US8941655B2 (en) | 2011-09-07 | 2015-01-27 | Qualcomm Incorporated | Memory copy engine for graphics processing |
WO2013048410A1 (en) * | 2011-09-29 | 2013-04-04 | Intel Corporation | Method and apparatus for improving a load independent buffer |
EP2801029A1 (en) * | 2012-01-06 | 2014-11-12 | Aselsan Elektronik Sanayi ve Ticaret Anonim Sirketi | Distributed image generation system |
JP5842206B2 (ja) | 2012-01-27 | 2016-01-13 | 株式会社トプスシステムズ | プロセッサ・コア、およびマルチコア・プロセッサ・システム |
US9035956B1 (en) * | 2012-05-08 | 2015-05-19 | Apple Inc. | Graphics power control with efficient power usage during stop |
CN104903849B (zh) * | 2012-09-07 | 2017-11-28 | 卡内基·梅隆大学 | 用于混合gpu/cpu数据处理的方法 |
US9971710B2 (en) * | 2013-02-07 | 2018-05-15 | Microsoft Technology Licensing, Llc | Optimizing data transfers between heterogeneous memory arenas |
US9818379B2 (en) | 2013-08-08 | 2017-11-14 | Nvidia Corporation | Pixel data transmission over multiple pixel interfaces |
US9547496B2 (en) | 2013-11-07 | 2017-01-17 | Microsoft Technology Licensing, Llc | Energy efficient multi-modal instruction issue |
US20150145875A1 (en) * | 2013-11-27 | 2015-05-28 | Aashish Pangam | Command scheduler for a display device |
US8924596B1 (en) * | 2013-12-06 | 2014-12-30 | Concurrent Ventures, LLC | System and method for dividing and synchronizing a processing task across multiple processing elements/processors in hardware |
US9696999B2 (en) | 2013-12-17 | 2017-07-04 | Intel Corporation | Local closed loop efficiency control using IP metrics |
US10073784B2 (en) | 2014-06-27 | 2018-09-11 | International Business Machines Corporation | Memory performance when speculation control is enabled, and instruction therefor |
US9658961B2 (en) | 2014-06-27 | 2017-05-23 | International Business Machines Corporation | Speculation control for improving transaction success rate, and instruction therefor |
TWI522806B (zh) * | 2014-10-22 | 2016-02-21 | Giga Byte Tech Co Ltd | You can switch the display circuit of the external display port |
US10542233B2 (en) * | 2014-10-22 | 2020-01-21 | Genetec Inc. | System to dispatch video decoding to dedicated hardware resources |
US10453445B2 (en) * | 2016-02-16 | 2019-10-22 | Carnegie Mellon University | System and method for multi-user GPU-accelerated speech recognition engine for client-server architectures |
US10936533B2 (en) * | 2016-10-18 | 2021-03-02 | Advanced Micro Devices, Inc. | GPU remote communication with triggered operations |
US10198789B2 (en) * | 2016-12-13 | 2019-02-05 | Advanced Micro Devices, Inc. | Out-of-order cache returns |
US10503546B2 (en) | 2017-06-02 | 2019-12-10 | Apple Inc. | GPU resource priorities based on hardware utilization |
US10402937B2 (en) | 2017-12-28 | 2019-09-03 | Nvidia Corporation | Multi-GPU frame rendering |
CN112154408A (zh) * | 2018-04-12 | 2020-12-29 | 美光科技公司 | 重放受保护存储器块命令队列 |
CN110728364A (zh) * | 2018-07-17 | 2020-01-24 | 上海寒武纪信息科技有限公司 | 一种运算装置和运算方法 |
US10795730B2 (en) | 2018-09-28 | 2020-10-06 | Apple Inc. | Graphics hardware driven pause for quality of service adjustment |
CN112673347A (zh) * | 2018-10-19 | 2021-04-16 | 日本电信电话株式会社 | 数据处理系统、中央运算处理装置和数据处理方法 |
US11353870B2 (en) | 2018-12-31 | 2022-06-07 | Baidu Usa Llc | Autonomous driving computing and storage expansion device with flexible host and client configuration |
US11841803B2 (en) * | 2019-06-28 | 2023-12-12 | Advanced Micro Devices, Inc. | GPU chiplets using high bandwidth crosslinks |
US11734005B2 (en) | 2021-07-04 | 2023-08-22 | Mellanox Technologies, Ltd. | Processor with split read |
US20220351326A1 (en) * | 2021-07-06 | 2022-11-03 | Intel Corporation | Direct memory writes by network interface of a graphics processing unit |
US11755336B2 (en) * | 2021-09-29 | 2023-09-12 | Advanced Micro Devices, Inc. | Distributed geometry |
US11847461B2 (en) * | 2022-05-19 | 2023-12-19 | Mellanox Technologies, Ltd. | Out-of-order input / output write |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6027976A (ja) | 1983-07-26 | 1985-02-13 | Matsushita Electric Ind Co Ltd | 先入先出メモリ装置 |
JPS63240663A (ja) | 1987-03-27 | 1988-10-06 | Nec Corp | プロセツサ |
JPH01269150A (ja) | 1988-04-20 | 1989-10-26 | Nec Eng Ltd | バッファリング装置 |
US6078336A (en) * | 1998-05-12 | 2000-06-20 | Hewlett-Packard Company | Graphics memory system that utilizes look-ahead paging for reducing paging overhead |
US6339427B1 (en) * | 1998-12-15 | 2002-01-15 | Ati International Srl | Graphics display list handler and method |
US6707457B1 (en) * | 1999-09-30 | 2004-03-16 | Conexant Systems, Inc. | Microprocessor extensions for two-dimensional graphics processing |
US6557065B1 (en) * | 1999-12-20 | 2003-04-29 | Intel Corporation | CPU expandability bus |
US6734862B1 (en) * | 2000-06-14 | 2004-05-11 | Intel Corporation | Memory controller hub |
US6985152B2 (en) * | 2004-04-23 | 2006-01-10 | Nvidia Corporation | Point-to-point bus bridging without a bridge controller |
-
2006
- 2006-05-24 JP JP2006144501A patent/JP4439491B2/ja active Active
-
2007
- 2007-05-22 US US11/805,165 patent/US8730248B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8730248B2 (en) | 2014-05-20 |
JP2007316859A (ja) | 2007-12-06 |
US20070273699A1 (en) | 2007-11-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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|
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130115 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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R250 | Receipt of annual fees |
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|
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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