JPS63240663A - プロセツサ - Google Patents
プロセツサInfo
- Publication number
- JPS63240663A JPS63240663A JP7530587A JP7530587A JPS63240663A JP S63240663 A JPS63240663 A JP S63240663A JP 7530587 A JP7530587 A JP 7530587A JP 7530587 A JP7530587 A JP 7530587A JP S63240663 A JPS63240663 A JP S63240663A
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- JP
- Japan
- Prior art keywords
- identifier
- data
- register
- processor
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサに関し、特に多数のプロセッサ・エ
レメントをリング状に接続して処理を実行させるプロセ
ッサのプロセッサ・エレメントの再配置の一方法に関す
る。
レメントをリング状に接続して処理を実行させるプロセ
ッサのプロセッサ・エレメントの再配置の一方法に関す
る。
従来、この種のプロセッサは各々のプロセッサ・エレメ
ント（以下ＰＥと称す）に識別子を付与して、この識別
子により処理を各ＰＥに分散させているが、識別子はハ
ードウェアで固定されていた。
ント（以下ＰＥと称す）に識別子を付与して、この識別
子により処理を各ＰＥに分散させているが、識別子はハ
ードウェアで固定されていた。
このなめ、従来のこの種のプロセッサはＰＥの順序が固
定となってしまい、たとえば各ＰＥがＰＥ、、ＰＥｂ
、ＰＥ、の順に配置されておりＰＥ、とＰＥ０間でのデ
ータのやり取りが多くなるとＰ Ｅ ｂがＰＥａとＰＥ
ｃのデータのやり取りの影響を受けて、Ｐ Ｅ ｂと他
のＰＥとのデータのやり取りの性能が低下したり、逆に
ＰＥ、によりＰＥ、とＰＥ、とのデータのやり取りの性
能が低下するという欠点がある。
定となってしまい、たとえば各ＰＥがＰＥ、、ＰＥｂ
、ＰＥ、の順に配置されておりＰＥ、とＰＥ０間でのデ
ータのやり取りが多くなるとＰ Ｅ ｂがＰＥａとＰＥ
ｃのデータのやり取りの影響を受けて、Ｐ Ｅ ｂと他
のＰＥとのデータのやり取りの性能が低下したり、逆に
ＰＥ、によりＰＥ、とＰＥ、とのデータのやり取りの性
能が低下するという欠点がある。
もちろん、各ＰＥの順序が固定であれば、それを考慮し
て各ＰＥへの処理の割当てをするようなプログラムを作
成すればよいが、その場合にはプログラミングへの負担
が大きくなったり、プロセッサの構成を変更した場合、
プログラムの変更が必要になるなどの欠点がある。
て各ＰＥへの処理の割当てをするようなプログラムを作
成すればよいが、その場合にはプログラミングへの負担
が大きくなったり、プロセッサの構成を変更した場合、
プログラムの変更が必要になるなどの欠点がある。
本発明の目的は上記欠点を除去し、容易にＰＥの識別子
を変更することのできるプロセッサを提供することにあ
る。
を変更することのできるプロセッサを提供することにあ
る。
本発明のプロセッサは各々のＰＲに、そのＰＲを識別す
る識別子を記憶するレジスタと、このレジスタの内容が
有効であるか否かのフラグと、このフラグによって当該
のＰＥに入力された識別予設゛定データをレジスタに設
定するか否かを判定し、設定しない場合にはそれ以降に
接続されているＰＥにこの入力データを送るようにする
判定回路とを有している。
る識別子を記憶するレジスタと、このレジスタの内容が
有効であるか否かのフラグと、このフラグによって当該
のＰＥに入力された識別予設゛定データをレジスタに設
定するか否かを判定し、設定しない場合にはそれ以降に
接続されているＰＥにこの入力データを送るようにする
判定回路とを有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）および（ｂ）は本発明の一実施例の全体の
ブロック図およびＰＥの部分ブロック図である。
ブロック図およびＰＥの部分ブロック図である。
第１図（ａ）は本発明に係るプロセッサの全体構成であ
り、制御回路１からデータ路２を通してＰＥ３にデータ
が入力され、これが図のようにリング状に接続されてい
る。この実施例では、簡単にするためデータ路を一方通
行としている。
り、制御回路１からデータ路２を通してＰＥ３にデータ
が入力され、これが図のようにリング状に接続されてい
る。この実施例では、簡単にするためデータ路を一方通
行としている。
第１図（ｂ）はＰＥの構成のうち本発明に関する部分の
ブロック図である。識別子レジスタ４はそのＰＥ３に与
えられる識別子を記憶するレジスタであり、フラグ５は
そのレジスタが確定して有効になったかどうかを示すも
のである。
ブロック図である。識別子レジスタ４はそのＰＥ３に与
えられる識別子を記憶するレジスタであり、フラグ５は
そのレジスタが確定して有効になったかどうかを示すも
のである。
このプラグ５は識別子レジスタ４と共に判定回路６に接
続されており、判定回路６は入出力制御回路７の一部を
構成している。入出力制御回路７に°は入力データ路２
１．出力データ路２２および内部データ路８が接続され
ている。ここで、識別予設定時以外の場合、フラグ５が
有効つまり識別子がレジスタに設定されていれば、入力
データ路２１から入力されたデータ（識別子設定データ
を除く）は入出力制御回路７および判定回路６によって
レジスタ４とフラグらとが比較判定され、当該ＰＥに与
えられたデータであれば内部データ路８へ、そうでなけ
れば出力データ路２２へ送られることによって各ＰＥに
必要なデータが分配される。
続されており、判定回路６は入出力制御回路７の一部を
構成している。入出力制御回路７に°は入力データ路２
１．出力データ路２２および内部データ路８が接続され
ている。ここで、識別予設定時以外の場合、フラグ５が
有効つまり識別子がレジスタに設定されていれば、入力
データ路２１から入力されたデータ（識別子設定データ
を除く）は入出力制御回路７および判定回路６によって
レジスタ４とフラグらとが比較判定され、当該ＰＥに与
えられたデータであれば内部データ路８へ、そうでなけ
れば出力データ路２２へ送られることによって各ＰＥに
必要なデータが分配される。
また、識別子設定時には入力された識別子設定データは
フラグ５が有効であると判定された場合には、入出力制
御回路７によって出力データ路２２へ出力され、通過し
たＰＥには影響を与えない。
フラグ５が有効であると判定された場合には、入出力制
御回路７によって出力データ路２２へ出力され、通過し
たＰＥには影響を与えない。
一方、フラグ５が無効つまり、識別子がレジスタ４に設
定されていないと判定された場合には、入出力制御回路
７によって識別子設定データはそのＰＥに入力され、識
別子レジスタ４が設定されてフラグ５が有効となる。
定されていないと判定された場合には、入出力制御回路
７によって識別子設定データはそのＰＥに入力され、識
別子レジスタ４が設定されてフラグ５が有効となる。
なお、図中の９はフラグのセット／リセット信号線、１
０はレジスタ４の設定線である。
０はレジスタ４の設定線である。
以上、本実施例においてはフラグの無効化については述
べなかったが、ハードウェアによるリセットでも、命令
による一部もしくは全ＰＲに対する無効化でもよく、こ
れは本発明の要旨には直接関係がないことは明らかであ
る。
べなかったが、ハードウェアによるリセットでも、命令
による一部もしくは全ＰＲに対する無効化でもよく、こ
れは本発明の要旨には直接関係がないことは明らかであ
る。
以上説明したように、本発明は識別子レジスタとフラグ
と判定回路を設けることにより、リング状に接続された
ＰＨの識別子を容易に変更することができるという効果
がある。
と判定回路を設けることにより、リング状に接続された
ＰＨの識別子を容易に変更することができるという効果
がある。
第１図（ａ）および（ｂ）は本発明の一実施例の全体の
ブロック図およびＰＥの部分ブロック図である。 １・・・制御回路、２・・・データ路、２１・・・入力
データ路、２２・・・出力データ路、３・・・プロセッ
サ・エレメント、４・・・識別子レジスタ、５・・・フ
ラグ、６・・・判定回路、７・・・入出力制御回路、８
・・・内部データ路、９・・・フラグセット／リセット
信号線、１０・・・レジスタ設定線。 Ｇ）プロセンサのをイ料惰へ゛ （ｂ）７°ロセツサ・１Ｆメシトリブ′ロツ２図（−３
Ｉ５） 第１ ロ
ブロック図およびＰＥの部分ブロック図である。 １・・・制御回路、２・・・データ路、２１・・・入力
データ路、２２・・・出力データ路、３・・・プロセッ
サ・エレメント、４・・・識別子レジスタ、５・・・フ
ラグ、６・・・判定回路、７・・・入出力制御回路、８
・・・内部データ路、９・・・フラグセット／リセット
信号線、１０・・・レジスタ設定線。 Ｇ）プロセンサのをイ料惰へ゛ （ｂ）７°ロセツサ・１Ｆメシトリブ′ロツ２図（−３
Ｉ５） 第１ ロ
Claims (1)
- 各々のプロセッサ・エレメント識別子を付与した多数の
プロセッサ・エレメントをリング状に接続し前記識別子
に応じて各々のプロセッサ・エレメントに別々の処理を
実行させるプロセッサにおいて、前記各々のプロセッサ
・エレメントに識別子を記憶するレジスタと、このレジ
スタが有効であるか否かを示すフラグと、このフラグに
よって該プロセッサ・エレメントに入力された識別子設
定データをレジスタに設定するか否かを判定し、設定し
ない場合にはそれ以降のプロセッサ・エレメントに前記
識別子設定データを送るようにする判定回路とを具備し
たことを特徴とするプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7530587A JPS63240663A (ja) | 1987-03-27 | 1987-03-27 | プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7530587A JPS63240663A (ja) | 1987-03-27 | 1987-03-27 | プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240663A true JPS63240663A (ja) | 1988-10-06 |
Family
ID=13572406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7530587A Pending JPS63240663A (ja) | 1987-03-27 | 1987-03-27 | プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63240663A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229350A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electric Ind Co Ltd | マルチプロセッサ装置 |
| WO2004003773A1 (ja) * | 2002-06-28 | 2004-01-08 | Mitsubishi Denki Kabushiki Kaisha | 識別符号付与装置及び方法 |
| JP2011008541A (ja) * | 2009-06-25 | 2011-01-13 | Canon Inc | データ処理装置、データ処理方法およびプログラム |
| JP2012008976A (ja) * | 2010-06-28 | 2012-01-12 | Canon Inc | データ処理装置、データ処理方法、およびプログラム |
| US8730248B2 (en) | 2006-05-24 | 2014-05-20 | Sony Corporation | Multi-graphics processor system, graphics processor and data transfer method |
-
1987
- 1987-03-27 JP JP7530587A patent/JPS63240663A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03229350A (ja) * | 1990-02-05 | 1991-10-11 | Matsushita Electric Ind Co Ltd | マルチプロセッサ装置 |
| WO2004003773A1 (ja) * | 2002-06-28 | 2004-01-08 | Mitsubishi Denki Kabushiki Kaisha | 識別符号付与装置及び方法 |
| US8730248B2 (en) | 2006-05-24 | 2014-05-20 | Sony Corporation | Multi-graphics processor system, graphics processor and data transfer method |
| JP2011008541A (ja) * | 2009-06-25 | 2011-01-13 | Canon Inc | データ処理装置、データ処理方法およびプログラム |
| US8774234B2 (en) | 2009-06-25 | 2014-07-08 | Canon Kabushiki Kaisha | Data processing apparatus, data processing method, and computer-readable storage medium |
| US20140254601A1 (en) * | 2009-06-25 | 2014-09-11 | Canon Kabushiki Kaisha | Data processing apparatus, data processing method, and computer-readable storage medium |
| US8995476B2 (en) * | 2009-06-25 | 2015-03-31 | Canon Kabushiki Kaisha | Data processing apparatus, data processing method, and computer-readable storage medium |
| JP2012008976A (ja) * | 2010-06-28 | 2012-01-12 | Canon Inc | データ処理装置、データ処理方法、およびプログラム |
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