JP3251282B2 - 並列プロセッサ - Google Patents
並列プロセッサInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のプロセッサを用いて計算を高速に実
行する並列プロセッサの構成法に関連し、特に並列プロ
セッサ上で互いに関連のない複数のプログラムを実行す
るときの、各プログラムに関連するプロセッサの間で実
行される同期処理に関連する。
行する並列プロセッサの構成法に関連し、特に並列プロ
セッサ上で互いに関連のない複数のプログラムを実行す
るときの、各プログラムに関連するプロセッサの間で実
行される同期処理に関連する。
従来、並列プロセッサ上で実行するプログラムがデー
タの参照順序関係を保証するために実行する同期処理を
支援する手段としては、全プロセッサの同期要求信号の
ANDを求め、これを全プロセッサに伝達する回路を設け
ることが一般的であった。プロセッサを２次元格子状に
配置した並列プロセッサの一部においては、全プロセッ
サの同期要求信号のANDを求める回路において、まず各
列を単位に同期要求信号のANDを求め、次に各列のANDの
結果をさらにANDするようになっていた。この種の装置
としては、例えば、電子通信学会論文誌 Vol.J67−Ｄ
No.8の第853頁から第860頁に記載の装置が挙げられ
る。
タの参照順序関係を保証するために実行する同期処理を
支援する手段としては、全プロセッサの同期要求信号の
ANDを求め、これを全プロセッサに伝達する回路を設け
ることが一般的であった。プロセッサを２次元格子状に
配置した並列プロセッサの一部においては、全プロセッ
サの同期要求信号のANDを求める回路において、まず各
列を単位に同期要求信号のANDを求め、次に各列のANDの
結果をさらにANDするようになっていた。この種の装置
としては、例えば、電子通信学会論文誌 Vol.J67−Ｄ
No.8の第853頁から第860頁に記載の装置が挙げられ
る。
上記従来技術においては、並列プロセッサにおいて同
時に複数のジョブを効率良く実行することについての考
慮がなかった。すなわち、並列プロセッサで実行される
プログラムにおいて、データの参照順序関係を保証する
ために実行される同期処理を並列プロセッサ全体、ある
いは２次元格子状に配置されたプロセッサの各列につい
て同期処理するための機構は備えているが、いろいろな
大きさのジョブからなる多重ジョブを効率良く実行する
ために必要なジョブの大きさおよび計算対象領域の形状
にあわせたプロセッサのグループ分け（例えば、２次元
格子状にプロセッサが配置された並列プロセッサの内部
の長方形領域内部のプロセッサを１つのグループにする
ようなグループ分け）を実施しようとするときに、各グ
ループの範囲での同期処理を実施することについては考
慮されていなかった。
時に複数のジョブを効率良く実行することについての考
慮がなかった。すなわち、並列プロセッサで実行される
プログラムにおいて、データの参照順序関係を保証する
ために実行される同期処理を並列プロセッサ全体、ある
いは２次元格子状に配置されたプロセッサの各列につい
て同期処理するための機構は備えているが、いろいろな
大きさのジョブからなる多重ジョブを効率良く実行する
ために必要なジョブの大きさおよび計算対象領域の形状
にあわせたプロセッサのグループ分け（例えば、２次元
格子状にプロセッサが配置された並列プロセッサの内部
の長方形領域内部のプロセッサを１つのグループにする
ようなグループ分け）を実施しようとするときに、各グ
ループの範囲での同期処理を実施することについては考
慮されていなかった。
本発明の目的は、並列プロセッサにおいて同時に複数
のジョブを実行する場合に、実行される各ジョブの扱う
データ量およびデータを写像するのにふさわしいプロセ
ッサ群の論理的形状にあわせてプロセッサのグループを
分割することに対応して、各グループの範囲で同期処理
を少ないプロセッサ間の信号処理により実行できるよう
にすることにある。
のジョブを実行する場合に、実行される各ジョブの扱う
データ量およびデータを写像するのにふさわしいプロセ
ッサ群の論理的形状にあわせてプロセッサのグループを
分割することに対応して、各グループの範囲で同期処理
を少ないプロセッサ間の信号処理により実行できるよう
にすることにある。
上記目的は、それぞれが同期命令を有し、該同期命令
が実行されると、その実行を行った状態を示す信号を同
期をとるべき他プロセッサに出力し、該同期をとるべき
他プロセッサの全てが上記実行を行った状態を示す信号
を出力したことを示す検出信号を入力すると、次の命令
の実行に移行する複数のプロセッサを具備してなる並列
プロセッサであって、 上記複数のプロセッサの配列中の各プロセッサ間の区切
りをつける境界の数に応じた数だけの桁数を持ち、該各
桁はそれぞれ上記各プロセッサに割当てられた識別番号
に対応し、該各桁が保持する値により、同期をとるべき
プロセッサのグループ境界の有無を表示する境界表示レ
ジスタと、 上記複数のプロセッサにそれぞれ対応して設けられ、上
記境界表示レジスタの上記各桁の保持内容をそれぞれ反
映する信号群がそれぞれに接続された複数の部分同期検
出回路とを備え、 上記部分同期検出回路の各々は、対応するプロセッサが
属するグループ内のプロセッサを上記境界表示レジスタ
の保持内容を反映する信号群により判別し、対応するプ
ロセッサの上記同期命令が実行され、該グループに属す
る他のプロセッサの全てから、同期命令を実行した状態
を示す信号が入力された時に初めて、上記対応プロセッ
サに同期の通知を伝達する手段を設けることにより達成
できる。
が実行されると、その実行を行った状態を示す信号を同
期をとるべき他プロセッサに出力し、該同期をとるべき
他プロセッサの全てが上記実行を行った状態を示す信号
を出力したことを示す検出信号を入力すると、次の命令
の実行に移行する複数のプロセッサを具備してなる並列
プロセッサであって、 上記複数のプロセッサの配列中の各プロセッサ間の区切
りをつける境界の数に応じた数だけの桁数を持ち、該各
桁はそれぞれ上記各プロセッサに割当てられた識別番号
に対応し、該各桁が保持する値により、同期をとるべき
プロセッサのグループ境界の有無を表示する境界表示レ
ジスタと、 上記複数のプロセッサにそれぞれ対応して設けられ、上
記境界表示レジスタの上記各桁の保持内容をそれぞれ反
映する信号群がそれぞれに接続された複数の部分同期検
出回路とを備え、 上記部分同期検出回路の各々は、対応するプロセッサが
属するグループ内のプロセッサを上記境界表示レジスタ
の保持内容を反映する信号群により判別し、対応するプ
ロセッサの上記同期命令が実行され、該グループに属す
る他のプロセッサの全てから、同期命令を実行した状態
を示す信号が入力された時に初めて、上記対応プロセッ
サに同期の通知を伝達する手段を設けることにより達成
できる。
上記並列プロセッサにおいて、１つのグループに属す
る各プロセッサが同期信号を出力し、上記外部状態入力
端子に同期成立信号が入力されるまで待つようなプログ
ラムを実行すると、他のグループに属するプロセッサが
同期処理を要求しているか否かにかかわらず上記部分同
期検出回路により当該グループに属するプロセッサの範
囲のみで判定し、判定結果を当該グループに属するプロ
セッサの上記外部入力端子に入力するので、当該グルー
プに属する全プロセッサが同期信号を出力した時点で上
記プログラムが待ち状態を脱することになる。すなわ
ち、当該グループに属するプロセッサの範囲で全同期処
理が実行されたことになる。
る各プロセッサが同期信号を出力し、上記外部状態入力
端子に同期成立信号が入力されるまで待つようなプログ
ラムを実行すると、他のグループに属するプロセッサが
同期処理を要求しているか否かにかかわらず上記部分同
期検出回路により当該グループに属するプロセッサの範
囲のみで判定し、判定結果を当該グループに属するプロ
セッサの上記外部入力端子に入力するので、当該グルー
プに属する全プロセッサが同期信号を出力した時点で上
記プログラムが待ち状態を脱することになる。すなわ
ち、当該グループに属するプロセッサの範囲で全同期処
理が実行されたことになる。
＜第１の実施例＞ 第１の実施例を第１図から第９図により説明する。
第１図は、本発明の第１の実施例に係り、８台のプロ
セッサからなる並列プロセッサの構成を示している。第
１図において、２−０ないし２−７は独立に動作可能な
プロセッサであり、すべて同一の構成を有する。プロセ
ッサ２−０ないし２−７には状態出力端子ａと状態入力
端子ｂが備えられている。プロセッサ２−０ないし２−
７は、相互結合網で結合されていても構わないが、本発
明には直接かかわらないので第１図では省略してある。
セッサからなる並列プロセッサの構成を示している。第
１図において、２−０ないし２−７は独立に動作可能な
プロセッサであり、すべて同一の構成を有する。プロセ
ッサ２−０ないし２−７には状態出力端子ａと状態入力
端子ｂが備えられている。プロセッサ２−０ないし２−
７は、相互結合網で結合されていても構わないが、本発
明には直接かかわらないので第１図では省略してある。
プロセッサ２−０ないし２−７は、所与のプログラム
を格納および実行することができる。プロセッサ２−０
ないし２−７は従来の技術を用いて容易に構成すること
ができ、例えばフォン・ノイマン型のプロセッサを用い
て構成して良い。
を格納および実行することができる。プロセッサ２−０
ないし２−７は従来の技術を用いて容易に構成すること
ができ、例えばフォン・ノイマン型のプロセッサを用い
て構成して良い。
プロセッサ２−０ないし２−７には、ロード，スト
ア，加算などの通常の命令セットの他に、以下に述べる
SYNC命令が用意されている。
ア，加算などの通常の命令セットの他に、以下に述べる
SYNC命令が用意されている。
SYNC命令：この命令を実行したプロセッサの状態出力
端子ａに信号１を出力し、当該プロセッサの状態入力端
子ｂに信号１が入力されるまで命令の実行を継続し、信
号１が入力されるとこの命令の実行を終了し、次の命令
の実行を開始する。
端子ａに信号１を出力し、当該プロセッサの状態入力端
子ｂに信号１が入力されるまで命令の実行を継続し、信
号１が入力されるとこの命令の実行を終了し、次の命令
の実行を開始する。
本発明の第１の実施例に係る並列プロセッサにおいて
は同時に複数のジョブを実行することができる。このと
き各ジョブは、第１図の並列プロセッサにおいて互いに
隣接するプロセッサからなるグループに割り当てられ
る。例えば、第１図の並列プロセッサにおいて、ジョブ
A,ジョブB,ジョブＣの３つのジョブを実行しようとし、
それぞれが４台,2台,2台のプロセッサを必要とするとき
には、例えばプロセッサ２−0,2−1,2−2,2−３をジョ
ブＡに、プロセッサ２−4,2−５をジョブＢに、プロセ
ッサ２−６をジョブＣに、プロセッサ２−７をジョブＤ
に割り当てるようにする。互いに隣接しないプロセッサ
からなるグループ、例えば、２−0,2−1,2−3,2−４を
ショブＡに割り当てることはしない。すなわち、プロセ
ッサ２−０ないし２−７の任意の組合せをグループにす
ることはしないが、プロセッサ２−０ないし２−７は前
述のようにすべて同一の構成を持つので、ジョブの実行
においてなんら障害はない。
は同時に複数のジョブを実行することができる。このと
き各ジョブは、第１図の並列プロセッサにおいて互いに
隣接するプロセッサからなるグループに割り当てられ
る。例えば、第１図の並列プロセッサにおいて、ジョブ
A,ジョブB,ジョブＣの３つのジョブを実行しようとし、
それぞれが４台,2台,2台のプロセッサを必要とするとき
には、例えばプロセッサ２−0,2−1,2−2,2−３をジョ
ブＡに、プロセッサ２−4,2−５をジョブＢに、プロセ
ッサ２−６をジョブＣに、プロセッサ２−７をジョブＤ
に割り当てるようにする。互いに隣接しないプロセッサ
からなるグループ、例えば、２−0,2−1,2−3,2−４を
ショブＡに割り当てることはしない。すなわち、プロセ
ッサ２−０ないし２−７の任意の組合せをグループにす
ることはしないが、プロセッサ２−０ないし２−７は前
述のようにすべて同一の構成を持つので、ジョブの実行
においてなんら障害はない。
第１図において、20ないし26は１ビットのレジスタで
あり、境界表示レジスタを構成する。レジスタ20ないし
26は、本発明の第１の実施例に係る並列プロセッサにお
いて、複数の独立したジョブを実行するときに、ジョブ
を担当するプロセッサからなるグループの境界を表示す
る。レジスタ20の保持する値が１のときにはプロセッサ
２−０と２−１の間にグループの境界があることを、レ
ジスタ21の保持する値が１のときにはプロセッサ２−１
と２−２の間にグループの境界があることを、レジスタ
22の保持する値が１のときにはプロセッサ２−２と２−
３の間にグループの境界があることを、レジスタ23の保
持する値が１のときにはプロセッサ２−３と２−４の間
にグループの境界があることを、レジスタ24の保持する
値が１のときにはプロセッサ２−４と２−５の間にグル
ープの境界があることを、レジスタ25の保持する値が１
のときにはプロセッサ２−５と２−６の間にグループの
境界があることを、レジスタ26の保持する値が１のとき
にはプロセッサ２−６と２−７の間にグループの境界が
あることを示す。レジスタ20ないし26の値が０のときに
は、対応する位置にグループの境界がないことを示す。
あり、境界表示レジスタを構成する。レジスタ20ないし
26は、本発明の第１の実施例に係る並列プロセッサにお
いて、複数の独立したジョブを実行するときに、ジョブ
を担当するプロセッサからなるグループの境界を表示す
る。レジスタ20の保持する値が１のときにはプロセッサ
２−０と２−１の間にグループの境界があることを、レ
ジスタ21の保持する値が１のときにはプロセッサ２−１
と２−２の間にグループの境界があることを、レジスタ
22の保持する値が１のときにはプロセッサ２−２と２−
３の間にグループの境界があることを、レジスタ23の保
持する値が１のときにはプロセッサ２−３と２−４の間
にグループの境界があることを、レジスタ24の保持する
値が１のときにはプロセッサ２−４と２−５の間にグル
ープの境界があることを、レジスタ25の保持する値が１
のときにはプロセッサ２−５と２−６の間にグループの
境界があることを、レジスタ26の保持する値が１のとき
にはプロセッサ２−６と２−７の間にグループの境界が
あることを示す。レジスタ20ないし26の値が０のときに
は、対応する位置にグループの境界がないことを示す。
境界表示レジスタへの値の設定は、プロセッサ２−０
ないし２−７のいずれかが行なっても良いし、SVP（サ
ービスプロセッサ：図示せず）がハードウェア初期化の
一環として行なっても良い。
ないし２−７のいずれかが行なっても良いし、SVP（サ
ービスプロセッサ：図示せず）がハードウェア初期化の
一環として行なっても良い。
上記の割当の例においては、レジスタ20ないし26の値
はそれぞれ、0,0,0,1,0,1,1に設定されることになる。
はそれぞれ、0,0,0,1,0,1,1に設定されることになる。
第１図において、10ないし17はそれぞれプロセッサ２
−０ないし２−７に対応する部分同期検出回路である。
部分同期検出回路10ないし17の具体的な回路構成はそれ
ぞれ異なっているが、いずれも以下に示す端子c,d,eを
有する。
−０ないし２−７に対応する部分同期検出回路である。
部分同期検出回路10ないし17の具体的な回路構成はそれ
ぞれ異なっているが、いずれも以下に示す端子c,d,eを
有する。
入力端子c:プロセッサ２−０ないし２−７の状態出力
端子ａの値が、それぞれ線L0ないしL7により入力され
る。
端子ａの値が、それぞれ線L0ないしL7により入力され
る。
入力端子d:境界表示レジスタ、すなわち、レジスタ20
ないし26の値が、それぞれ線L20ないしL26により入力さ
れる。
ないし26の値が、それぞれ線L20ないしL26により入力さ
れる。
出力端子e:当該部分同期検出回路に対応するプロセッ
サ２−０ないし２−７が所属するグループを構成する全
プロセッサが前述のSYNC命令を実行し、それぞれの状態
出力端子ａに信号１を出力したときにのみ信号１を出力
する。
サ２−０ないし２−７が所属するグループを構成する全
プロセッサが前述のSYNC命令を実行し、それぞれの状態
出力端子ａに信号１を出力したときにのみ信号１を出力
する。
第１図においては、簡単のため部分同期検出回路12の
具体的回路のみを示している。図中、201ないし212はOR
回路、213はAND回路である。
具体的回路のみを示している。図中、201ないし212はOR
回路、213はAND回路である。
第２図ないし第８図は、それぞれ部分同期検出回路1
0,11,13,14,15,16,17の具体的回路を示している。第２
図において、1001ないし1013はOR回路、1014はAND回路
である。第３図において、101ないし112はOR回路、113
はAND回路である。第４図において、301ないし312はOR
回路、313はAND回路である。第５図において、401ない
し412はOR回路、413はAND回路である。第６図におい
て、501ないし512はOR回路、513はAND回路である。第７
図において、601ないし612はOR回路、613はAND回路であ
る。第８図において、701ないし713はOR回路、714はAND
回路である。
0,11,13,14,15,16,17の具体的回路を示している。第２
図において、1001ないし1013はOR回路、1014はAND回路
である。第３図において、101ないし112はOR回路、113
はAND回路である。第４図において、301ないし312はOR
回路、313はAND回路である。第５図において、401ない
し412はOR回路、413はAND回路である。第６図におい
て、501ないし512はOR回路、513はAND回路である。第７
図において、601ないし612はOR回路、613はAND回路であ
る。第８図において、701ないし713はOR回路、714はAND
回路である。
続いて本発明の第１の実施例に係る並列プロセッサの
動作を説明する。
動作を説明する。
まず、境界表示レジスタ20ないし26に、ジョブの境界
を示す値がロードされる。本実施例では、前述の説明に
あるとおり、レジスタ20ないし26にそれぞれ0,0,0,1,0,
1,1がロードされている場合について以下説明するが、
この値は本実施例の説明において動作の一般性を失わせ
ない。
を示す値がロードされる。本実施例では、前述の説明に
あるとおり、レジスタ20ないし26にそれぞれ0,0,0,1,0,
1,1がロードされている場合について以下説明するが、
この値は本実施例の説明において動作の一般性を失わせ
ない。
次に、プロセッサ２−０ないし２−３にジョブＡを実
行するためのプログラムがロードされ起動される。ロー
ドおよび起動の方法は従来の技術によるとして構わな
い。同様にプロセッサ２−４ないし２−５にはジョブＢ
を実行するためのプログラムが、プロセッサ２−６には
ジョブＣを実行するためのプログラムが、プロセッサ２
−７にはジョブＤを実行するためのプログラムがロード
され起動される。各ジョブを実行するためのプログラム
のロードおよび起動はそれぞれ独立に行なって良い。
行するためのプログラムがロードされ起動される。ロー
ドおよび起動の方法は従来の技術によるとして構わな
い。同様にプロセッサ２−４ないし２−５にはジョブＢ
を実行するためのプログラムが、プロセッサ２−６には
ジョブＣを実行するためのプログラムが、プロセッサ２
−７にはジョブＤを実行するためのプログラムがロード
され起動される。各ジョブを実行するためのプログラム
のロードおよび起動はそれぞれ独立に行なって良い。
以下、複数の前記プロセッサを用いるジョブＡに注目
して説明をする。ジョブＡを実行するプログラムの中に
は、プロセッサ２−０ないし２−３の間でデータの参照
順序関係を保証するために、他のプロセッサ２−０ない
し２−３へデータを送った後でそれぞれのプロセッサ２
−０ないし２−３が前述のSYNC命令を実行する。すると
プロセッサ２−０ないし２−３はSYNC命令を実行した時
点でそれぞれの状態出力端子ａに信号１を出力し、これ
らの信号はそれぞれ線L0ないしL3によって、部分同期検
出回路10ないし17に伝達される。
して説明をする。ジョブＡを実行するプログラムの中に
は、プロセッサ２−０ないし２−３の間でデータの参照
順序関係を保証するために、他のプロセッサ２−０ない
し２−３へデータを送った後でそれぞれのプロセッサ２
−０ないし２−３が前述のSYNC命令を実行する。すると
プロセッサ２−０ないし２−３はSYNC命令を実行した時
点でそれぞれの状態出力端子ａに信号１を出力し、これ
らの信号はそれぞれ線L0ないしL3によって、部分同期検
出回路10ないし17に伝達される。
続いて、部分同期検出回路12の動作を第１図と第９図
を用いて説明する。部分同期検出回路12の入力端子ｃに
は線L0ないしL7により、全部のプロセッサ２−０ないし
２−７の状態出力端子ａの値が入力される。このとき、
部分同期検出回路12が、ジョブＡを実行しているプロセ
ッサ２−０ないし２−３の状態出力端子ａの値のみのAN
Dを求め、その結果が１になったときに信号１を出力端
子ｅに出力すれば、この信号が線L12によってプロセッ
サ２−２の状態入力端子ｂに入力され、プロセッサ２−
２の実行したSYNC命令が終了し、SYNC命令の次の命令の
実行を開始することになる。
を用いて説明する。部分同期検出回路12の入力端子ｃに
は線L0ないしL7により、全部のプロセッサ２−０ないし
２−７の状態出力端子ａの値が入力される。このとき、
部分同期検出回路12が、ジョブＡを実行しているプロセ
ッサ２−０ないし２−３の状態出力端子ａの値のみのAN
Dを求め、その結果が１になったときに信号１を出力端
子ｅに出力すれば、この信号が線L12によってプロセッ
サ２−２の状態入力端子ｂに入力され、プロセッサ２−
２の実行したSYNC命令が終了し、SYNC命令の次の命令の
実行を開始することになる。
部分同期検出回路12の入力端子ｄには境界表示レジス
タ20ないし26の値がそれぞれ線L20ないしL26により入力
されている。これらの値がそれぞれ前述の0,0,0,1,0,1,
1であるときには、これらの値およびOR回路201ないし20
5の動作により、OR回路206ないし212において線L0ない
しL1および線L3ないしL7により伝えられる値とORされる
値はそれぞれ0,0,0,1,1,1,1になる。ここで、線L2にはO
R回路が接続されておらず、これは０とのORを求めるこ
とに等しいと考えると、部分同期検出回路12はプロセッ
サ２−０ないし２−７の状態出力信号ａの値とそれぞれ
0,0,0,0,1,1,1,1（ORマスクと呼ぶことにする）とORを
求め、さらにそれらをAND回路213によりANDを求める回
路であることがわかる。すなわち、プロセッサ２−０な
いし２−３の状態出力信号ａの値のみのANDを求め出力
信号ｅに出力する回路として動作することがわかる。つ
まり、前述の条件が満たされており、プロセッサ２−２
から見てプロセッサ２−０ないし２−３の同期処理を実
行したことになる。
タ20ないし26の値がそれぞれ線L20ないしL26により入力
されている。これらの値がそれぞれ前述の0,0,0,1,0,1,
1であるときには、これらの値およびOR回路201ないし20
5の動作により、OR回路206ないし212において線L0ない
しL1および線L3ないしL7により伝えられる値とORされる
値はそれぞれ0,0,0,1,1,1,1になる。ここで、線L2にはO
R回路が接続されておらず、これは０とのORを求めるこ
とに等しいと考えると、部分同期検出回路12はプロセッ
サ２−０ないし２−７の状態出力信号ａの値とそれぞれ
0,0,0,0,1,1,1,1（ORマスクと呼ぶことにする）とORを
求め、さらにそれらをAND回路213によりANDを求める回
路であることがわかる。すなわち、プロセッサ２−０な
いし２−３の状態出力信号ａの値のみのANDを求め出力
信号ｅに出力する回路として動作することがわかる。つ
まり、前述の条件が満たされており、プロセッサ２−２
から見てプロセッサ２−０ないし２−３の同期処理を実
行したことになる。
第９図は、境界表示レジスタ20ないし26が前述のよう
にそれぞれ0,0,0,1,0,1,1である場合の、部分同期検出
回路10ないし17のためのORマスクを示している。
にそれぞれ0,0,0,1,0,1,1である場合の、部分同期検出
回路10ないし17のためのORマスクを示している。
第２図ないし第９図からわかるように、部分同期検出
回路10ないし13は、ジョブＡを実行するプロセッサ２−
０ないし２−３の範囲での同期処理を、14ないし15はジ
ョブＢを実行するプロセッサ２−４ないし２−５の範囲
での同期処理を、16はジョブＣを実行するプロセッサ２
−６の範囲での同期処理を、17はジョブＤを実行するプ
ロセッサ２−７の範囲で同期処理を実行することにな
る。
回路10ないし13は、ジョブＡを実行するプロセッサ２−
０ないし２−３の範囲での同期処理を、14ないし15はジ
ョブＢを実行するプロセッサ２−４ないし２−５の範囲
での同期処理を、16はジョブＣを実行するプロセッサ２
−６の範囲での同期処理を、17はジョブＤを実行するプ
ロセッサ２−７の範囲で同期処理を実行することにな
る。
すなわち、本実施例においては、プロセッサ２−０な
いし２−７がSYNC命令を実行することによって境界表示
レジスタ20ないし26に設定したジョブの境界により示さ
れるプロセッサのグループの範囲の中のみにおいて同期
処理を実行できる。
いし２−７がSYNC命令を実行することによって境界表示
レジスタ20ないし26に設定したジョブの境界により示さ
れるプロセッサのグループの範囲の中のみにおいて同期
処理を実行できる。
＜第２の実施例＞ 本発明に係る第２の実施例を第10図および第11図によ
り説明する。
り説明する。
第10図は、本発明の第２の実施例に係り、64台のプロ
セッサからなる並列プロセッサを示している。簡単のた
め全部のプロセッサを図示してはいないが、以下では図
示されていない部分も含めて説明する。第10図におい
て、50−ij（ｉ＝0,1,2,…,7;j＝0,1,2,…,7）は独立に
動作可能なプロセッサであり、本発明の第１の実施例の
プロセッサ２−０と同一の構成を有する。プロセッサ50
−ij（ｉ＝0,1,2,…,7;j＝0,1,2,…,7）は、相互結合網
で結合されていても構わないが、本発明には直接かかわ
らないので図では省略してある。
セッサからなる並列プロセッサを示している。簡単のた
め全部のプロセッサを図示してはいないが、以下では図
示されていない部分も含めて説明する。第10図におい
て、50−ij（ｉ＝0,1,2,…,7;j＝0,1,2,…,7）は独立に
動作可能なプロセッサであり、本発明の第１の実施例の
プロセッサ２−０と同一の構成を有する。プロセッサ50
−ij（ｉ＝0,1,2,…,7;j＝0,1,2,…,7）は、相互結合網
で結合されていても構わないが、本発明には直接かかわ
らないので図では省略してある。
51−i0（ｉ＝0,1,2,…,7）および52−0j（ｊ＝0,1,2,
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路10と同一の回路である。
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路10と同一の回路である。
51−i1（ｉ＝0,1,2,…,7）および52−1j（ｊ＝0,1,2,
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路11と同一の回路である。
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路11と同一の回路である。
51−i2（ｉ＝0,1,2,…,7）および52−2j（ｊ＝0,1,2,
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路12と同一の回路である。
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路12と同一の回路である。
51−i3（ｉ＝0,1,2,…,7）および52−3j（ｊ＝0,1,2,
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路13と同一の回路である。
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路13と同一の回路である。
51−i4（ｉ＝0,1,2,…,7）および52−4j（ｊ＝0,1,2,
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路14と同一の回路である。
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路14と同一の回路である。
51−i5（ｉ＝0,1,2,…,7）および52−5j（ｊ＝0,1,2,
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路15と同一の回路である。
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路15と同一の回路である。
51−i6（ｉ＝0,1,2,…,7）および52−6j（ｊ＝0,1,2,
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路16と同一の回路である。
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路16と同一の回路である。
51−i7（ｉ＝0,1,2,…,7）および52−7j（ｊ＝0,1,2,
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路17と同一の回路である。
…,7）は部分同期検出回路であり、第１の実施例の部分
同期検出回路17と同一の回路である。
53−０ないし53−７および54−０ないし54−７は境界
表示レジスタであり、第１の実施例のレジスタ20ないし
26で構成される境界表示レジスタと同一の回路で構成さ
れる。
表示レジスタであり、第１の実施例のレジスタ20ないし
26で構成される境界表示レジスタと同一の回路で構成さ
れる。
本発明の第２の実施例に係る並列プロセッサにおいて
は同時に複数のジョブを実行することができる。このと
き各ジョブは、第10図の並列プロセッサにおいて互いに
隣接し、長方形の領域に割り当てられる。
は同時に複数のジョブを実行することができる。このと
き各ジョブは、第10図の並列プロセッサにおいて互いに
隣接し、長方形の領域に割り当てられる。
第11図は３つのジョブを同時に実行するときの領域分
割の例と、これを表示するために境界表示レジスタ53−
０ないし53−７および54−０ないし54−７に設定すべき
値を示す説明図である。
割の例と、これを表示するために境界表示レジスタ53−
０ないし53−７および54−０ないし54−７に設定すべき
値を示す説明図である。
続いて本発明の第２の実施例にかかる並列プロセッサ
の動作を説明する。
の動作を説明する。
まず、境界表示レジスタ53−０ないし53−７および54
−０ないし54−７に、ジョブの境界を示す値がロードさ
れる。本実施例では、第11図に示した値がロードされて
いるとして説明する。
−０ないし54−７に、ジョブの境界を示す値がロードさ
れる。本実施例では、第11図に示した値がロードされて
いるとして説明する。
次に第11図の領域ａに含まれるプロセッサ50−ij（ｉ
＝0,1,2,…,7;j＝0,1,2,3）にショブＡを実行するため
のプログラムがロードされ起動される。同様に、領域Ｂ
および領域Ｃにもプログラムがロードされ起動される。
各ジョブを実行するためのプログラムのロードおよび起
動はそれぞれ独立に行なって良い。
＝0,1,2,…,7;j＝0,1,2,3）にショブＡを実行するため
のプログラムがロードされ起動される。同様に、領域Ｂ
および領域Ｃにもプログラムがロードされ起動される。
各ジョブを実行するためのプログラムのロードおよび起
動はそれぞれ独立に行なって良い。
以下、領域Ａにて実行されるジョブＡに注目して説明
する。ジョブＡを実行するためのプログラムの中には、
プロセッサ50−ij（ｉ＝0,1,2,…,7;j＝0,1,2,3）の間
でデータの参照順序関係を保証するために、他のプロセ
ッサ50−ij（ｉ＝0,1,2,…,7;j＝0,1,2,3）へデータを
送った後でそれぞれのプロセッサ50−ij（ｉ＝0,1,2,
…,7;j＝0,1,2,3）がSYNC命令を実行する。するとプロ
セッサ50−ij（ｉ＝0,1,2,…,7;j＝0,1,2,3）はそれぞ
れの状態出力端子ａに信号１を出力する。
する。ジョブＡを実行するためのプログラムの中には、
プロセッサ50−ij（ｉ＝0,1,2,…,7;j＝0,1,2,3）の間
でデータの参照順序関係を保証するために、他のプロセ
ッサ50−ij（ｉ＝0,1,2,…,7;j＝0,1,2,3）へデータを
送った後でそれぞれのプロセッサ50−ij（ｉ＝0,1,2,
…,7;j＝0,1,2,3）がSYNC命令を実行する。するとプロ
セッサ50−ij（ｉ＝0,1,2,…,7;j＝0,1,2,3）はそれぞ
れの状態出力端子ａに信号１を出力する。
このとき、プロセッサ50−00ないし50−07と、部分同
期検出回路51−00ないし51−07および境界表示レジスタ
53−０のみに注目すると、この接続は第１の実施例と同
じ構成であることがわかる。そのため、第11図の割当て
の場合には、部分同期検出回路51−00ないし51−07はす
べて、プロセッサ50−00ないし51−07の状態出力端子ａ
から出力される値を線L50−00ないしL50−07から、境界
表示レジスタ53−０の値を線L53−０から入力し、L50−
00ないしL50−07をANDした値を出力端子ｅに出力するよ
うに働く。以上の動作は、他の行の部分同期検出回路に
ついても同様である。
期検出回路51−00ないし51−07および境界表示レジスタ
53−０のみに注目すると、この接続は第１の実施例と同
じ構成であることがわかる。そのため、第11図の割当て
の場合には、部分同期検出回路51−00ないし51−07はす
べて、プロセッサ50−00ないし51−07の状態出力端子ａ
から出力される値を線L50−00ないしL50−07から、境界
表示レジスタ53−０の値を線L53−０から入力し、L50−
00ないしL50−07をANDした値を出力端子ｅに出力するよ
うに働く。以上の動作は、他の行の部分同期検出回路に
ついても同様である。
次に、部分同期検出回路51−i0（ｉ＝0,1,2,…,7）と
52−i0（ｉ＝0,1,2,…,7）および境界表示レジスタ54−
０のみに注目すると、部分同期検出回路51−i0（ｉ＝0,
1,2,…,7）の出力端子ｅを、第１図のプロセッサ２−０
ないし２−７の状態出力端子ａに見立てて考えるとき、
この接続は第１の実施例と同じ構成であることがわか
る。そのため、第11図の割当ての場合には、部分同期検
出回路52−i0（ｉ＝0,1,2,…,7）は、51−00,51−10,51
−20,51−30の出力端子ｅの出力する信号のANDを求める
ように働く。以上の動作は、他の列の部分同期検出回路
についても同様である。したがって、部分同期検出回路
52−ij（ｉ＝0,1,2,…,7;j＝0,1,2,…,7）の出力端子ｅ
には、これを出力する回路に対応するプロセッサが含ま
れるジョブ実行領域にある全プロセッサの状態出力信号
ａのANDに相当する値が得られる。この値は、線L52−ij
（ｉ＝0,1,2,…,7;j＝0,1,2,…,7）によりプロセッサ50
−ij（ｉ＝0,1,2,…,7;j＝0,1,2,…,7）の状態入力端子
ｂに接続されているので、当該ジョブに属するプロセッ
サがすべてSYNC命令を実行した時点で、これらのSYNC命
令が終了し、同期処理が実行できたことになる。
52−i0（ｉ＝0,1,2,…,7）および境界表示レジスタ54−
０のみに注目すると、部分同期検出回路51−i0（ｉ＝0,
1,2,…,7）の出力端子ｅを、第１図のプロセッサ２−０
ないし２−７の状態出力端子ａに見立てて考えるとき、
この接続は第１の実施例と同じ構成であることがわか
る。そのため、第11図の割当ての場合には、部分同期検
出回路52−i0（ｉ＝0,1,2,…,7）は、51−00,51−10,51
−20,51−30の出力端子ｅの出力する信号のANDを求める
ように働く。以上の動作は、他の列の部分同期検出回路
についても同様である。したがって、部分同期検出回路
52−ij（ｉ＝0,1,2,…,7;j＝0,1,2,…,7）の出力端子ｅ
には、これを出力する回路に対応するプロセッサが含ま
れるジョブ実行領域にある全プロセッサの状態出力信号
ａのANDに相当する値が得られる。この値は、線L52−ij
（ｉ＝0,1,2,…,7;j＝0,1,2,…,7）によりプロセッサ50
−ij（ｉ＝0,1,2,…,7;j＝0,1,2,…,7）の状態入力端子
ｂに接続されているので、当該ジョブに属するプロセッ
サがすべてSYNC命令を実行した時点で、これらのSYNC命
令が終了し、同期処理が実行できたことになる。
以上で第１および第２の実施例によりプロセッサが１
次元状、２次元状に配置されている場合の説明をした。
同様にしてプロセッサがｎ次元（ｎは３以上）に配置さ
れていても、ジョブを実行する領域の形状をｎ次元直方
体とすれば、前述の実施例と同様にして構成することが
できる。
次元状、２次元状に配置されている場合の説明をした。
同様にしてプロセッサがｎ次元（ｎは３以上）に配置さ
れていても、ジョブを実行する領域の形状をｎ次元直方
体とすれば、前述の実施例と同様にして構成することが
できる。
本発明によれば、並列プロセッサにおいて同時に複数
のジョブを実行する場合に、実行される各ジョブの扱う
データ量およびデータを写像するのにふさわしいプロセ
ッサ群の論理的形状にあわせてプロセッサのグループを
分割することに対応して、各グループの範囲で同期処理
を少ないプロセッサ間の信号処理により実行することが
できる。
のジョブを実行する場合に、実行される各ジョブの扱う
データ量およびデータを写像するのにふさわしいプロセ
ッサ群の論理的形状にあわせてプロセッサのグループを
分割することに対応して、各グループの範囲で同期処理
を少ないプロセッサ間の信号処理により実行することが
できる。
第１図は、本発明の第１の実施例に係る並列プロセッサ
の構成図、第２図ないし第８図は、第１図に示されてい
る部分同期検出回路の詳細図、第９図は部分同期検出回
路内部にて状態信号ORされるORマスクの例を示す図、第
10図は本発明の第２の実施例に係る並列プロセッサの構
成図、第11図は第10図の並列プロセッサで複数のジョブ
を実行する場合の領域分割の説明図である。 ２−ｉ……プロセッサ、10ないし17……部分同期検出回
路、20ないし26……レジスタ、50−ij……プロセッサ、
51−ij……部分同期検出回路、52−ij……部分同期検出
回路、53−ｉ……境界表示レジスタ、54−ｉ……境界表
示レジスタ。
の構成図、第２図ないし第８図は、第１図に示されてい
る部分同期検出回路の詳細図、第９図は部分同期検出回
路内部にて状態信号ORされるORマスクの例を示す図、第
10図は本発明の第２の実施例に係る並列プロセッサの構
成図、第11図は第10図の並列プロセッサで複数のジョブ
を実行する場合の領域分割の説明図である。 ２−ｉ……プロセッサ、10ないし17……部分同期検出回
路、20ないし26……レジスタ、50−ij……プロセッサ、
51−ij……部分同期検出回路、52−ij……部分同期検出
回路、53−ｉ……境界表示レジスタ、54−ｉ……境界表
示レジスタ。
フロントページの続き (56)参考文献 特開 昭63−45670（ＪＰ，Ａ) 特開 平２−238553（ＪＰ，Ａ) 特開 昭63−14387（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 15/16 - 15/177
Claims (1)
- 【請求項１】それぞれが同期命令を有し、該同期命令が
実行されると、その実行を行った状態を示す信号を同期
をとるべき他プロセッサに出力し、該同期をとるべき他
プロセッサの全てが上記実行を行った状態を示す信号を
出力したことを示す検出信号を入力すると、次の命令の
実行に移行する複数のプロセッサを具備してなる並列プ
ロセッサであって、 上記複数のプロセッサの配列中の各プロセッサ間の区切
りをつける境界の数に応じた数だけの桁数を持ち、該各
桁はそれぞれ上記各プロセッサに割当てられた識別番号
に対応し、該各桁が保持する値により、同期をとるべき
プロセッサのグループ境界の有無を表示する境界表示レ
ジスタと、 上記複数のプロセッサにそれぞれ対応して設けられ、上
記境界表示レジスタの上記各桁の保持内容をそれぞれ反
映する信号群がそれぞれに接続された複数の部分同期検
出回路とを備え、 上記部分同期検出回路の各々は、対応するプロセッサが
属するグループ内のプロセッサを上記境界表示レジスタ
の保持内容を反映する信号群により判別し、対応するプ
ロセッサの上記同期命令が実行され、該グループに属す
る他のプロセッサの全てから、同期命令を実行した状態
を示す信号が入力された時に初めて、上記対応プロセッ
サに同期の通知を伝達する手段を有することを特徴とす
る並列プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31780290A JP3251282B2 (ja) | 1990-11-26 | 1990-11-26 | 並列プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31780290A JP3251282B2 (ja) | 1990-11-26 | 1990-11-26 | 並列プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199257A JPH04199257A (ja) | 1992-07-20 |
| JP3251282B2 true JP3251282B2 (ja) | 2002-01-28 |
Family
ID=18092204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31780290A Expired - Fee Related JP3251282B2 (ja) | 1990-11-26 | 1990-11-26 | 並列プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251282B2 (ja) |
-
1990
- 1990-11-26 JP JP31780290A patent/JP3251282B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04199257A (ja) | 1992-07-20 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |