JPH08221356A

JPH08221356A - 情報処理システム

Info

Publication number: JPH08221356A
Application number: JP2657595A
Authority: JP
Inventors: Takayuki Ito; 隆行伊藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-02-15
Filing date: 1995-02-15
Publication date: 1996-08-30
Anticipated expiration: 2013-02-16
Also published as: JP2713204B2

Abstract

(57)【要約】【目的】データ転送装置間の転送において、ＩＯトラ
ンザクションとＤＭＡトランザクションとの調停を不要
とし、ＩＯトランザクションとＤＭＡトランザクション
との間の無駄な待ち時間を解消する。【構成】システムバスに接続するシステム側データ転
送装置１００と入出力バスに接続する入出力側データ転
送装置２００は、互いにＩＯトランザクション転送パス
２０とＤＭＡトランザクション転送パス３０とにより接
続される。これらデータ転送装置はインタフェース回路
１１０または２１０と、ＩＯトランザクションの転送を
担当するＩＯトランザクション転送回路１２０または２
２０と、ＤＭＡトランザクションの転送を担当するＤＭ
Ａトランザクション転送回路１３０または２３０とをそ
れぞれ含んで構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理システムに関
し、特に離れて設置されたシステムバスと入出力バスと
の間を接続するデータ転送装置を含む情報処理システム
に関する。

【０００２】

【従来の技術】従来この種の技術では、システムバスに
接続されたシステム側のデータ転送装置と入出力バスに
接続された入出力側のデータ転送装置との間には一種類
のデータ線しか設けられておらず、同時には一種類の転
送しか許されない。したがって、たとえばシステム側か
らある入出力制御装置に対してデータ転送をする場合に
は、すでにいずれかの入出力制御装置と記憶装置との間
で処理装置を介さないダイレクト・メモリ・アクセス転
送（以下、「ＤＭＡ転送」という）が行われていないか
どうかを確認・調停する必要が生じる。

【０００３】入出力側とシステム側との転送には、大き
く分けると、入出力トランザクション（以下「ＩＯトラ
ンザクション」という）とダイレクト・メモリ・アクセ
ス・トランザクション（以下「ＤＭＡトランザクショ
ン」という）がある。ここで、ＩＯトランザクションと
は、処理装置からの入出力命令に従い入出力制御装置の
あるレジスタに転送アドレスの初期値等を設定しもしく
はあるレジスタの値を読み出し、または入出力制御装置
に対してＤＭＡ転送の起動を指示する一連の処理をい
う。また、ＤＭＡトランザクションとは、入出力制御装
置と記憶装置との間で処理装置を介さずに直接的に転送
をするＤＭＡ転送に係る一連の処理をいう。一般にＤＭ
Ａトランザクションは大量のデータを扱うものであるた
め長い時間を要し、ＩＯトランザクションはＤＭＡトラ
ンザクションと比較して要する時間は短い。しかも、Ｄ
ＭＡ転送は転送終了まで一体として行われるため他の転
送を割り込ませることはできない。したがって、一旦Ｄ
ＭＡ転送が始まってしまうと、それ以外の転送はＤＭＡ
転送が終了するまで待たなくてはならない。

【０００４】図１０を参照すると、システム側データ転
送装置１００からＩＯトランザクションが発行される
と、入出力ビジーを表すＩＯ＿ＢＵＳＹ信号（負論理）
がアサートされ、２サイクル遅れでＩＯトランザクショ
ンが入出力側データ転送装置２００に到達する。なお、
ここでシステム側データ転送装置１００と入出力側デー
タ転送装置２００との間の転送に２サイクルを要するも
のとしている。また、このシステム側データ転送装置１
００でのＩＯトランザクションの発行と同時に、入出力
側のダイレクト・メモリ・アクセス要求を表すＤＭＡ＿
ＲＥＱ信号（負論理）がアサートされて入出力側データ
転送装置２００からＤＭＡトランザクションが要求され
ると、この要求が２サイクル遅れでシステム側データ転
送装置１００に到達する。これに対して、システム側デ
ータ転送装置１００は、ＩＯトランザクションの終了を
待って、ダイレクト・メモリ・アクセス許可を表すＤＭ
Ａ＿ＡＣＫ信号（負論理）をアサートしてＤＭＡ転送を
受け付ける旨を入出力側データ転送装置２００に伝え
る。上記ＤＭＡ＿ＡＣＫ信号は２サイクル遅れで入出力
側データ転送装置２００に到達し、その１サイクル後入
出力データ転送装置２００はＤＭＡトランザクションを
開始する。

【０００５】ところで、上記ＩＯトランザクションの直
後にシステム側データ転送装置１００において次のＩＯ
トランザクションを発行しようとしても、転送パスがＤ
ＭＡ転送に使用されているため発行できない。結局ＤＭ
Ａのトランザクションの最後のデータがシステム側デー
タ転送装置１００に到達するのを待ってから、次のＩＯ
トランザクションを開始することになる。

【０００６】

【発明が解決しようとする課題】上述の従来技術では、
ＩＯトランザクションとＤＭＡトランザクションとが同
一のパスを使用するため、互いに調停をするオーバヘッ
ドや、ＤＭＡ転送に長時間パスが専有されることによる
ＩＯトランザクションの待機などによって、情報処理シ
ステム全体の性能が低下するという問題が生ずる。

【０００７】特に、システムバス側と入出力側とがある
程度の距離をおいて設置されている場合には、データ転
送装置間の転送に複数サイクル要してしまうことがあ
り、このような場合に転送毎に調停を行うことは性能上
多大な影響を与えることになる。たとえば、図１０のよ
うに連続してＩＯトランザクションを発行しようと要求
しても、間にＤＭＡトランザクションが挟まってしまう
ような場合には、ＤＭＡトランザクションに要する時間
に加えて、両データ転送装置間の渡りに要する時間が無
駄に消費されてしまう。また、両データ転送装置間のパ
スは実装上の面から無制限に増やせるわけではない。

【０００８】本発明の目的は、データ転送装置間の転送
において、ＩＯトランザクションとＤＭＡトランザクシ
ョンとの調停を不要とし、この調停に起因するオーバヘ
ッドを解消することにある。

【０００９】また、本発明の他の目的は、ＩＯトランザ
クションとＤＭＡトランザクションとの間の無駄な待ち
時間を解消して転送効率を向上させることにある。

【００１０】また、本発明の他の目的は、上記転送効率
の向上を両データ転送装置間のパスをなるべく増やさな
いように実現することにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に本発明の情報処理システムは、処理装置や記憶装置を
接続するシステムバス側のデータ転送装置と、入出力制
御装置を接続する入出力バス側のデータ転送装置とを含
み、前記システムバス側のデータ転送装置と前記入出力
バス側のデータ転送装置との間に、前記入出力制御装置
と前記記憶装置との間で前記処理装置を介さずに転送を
する一連の処理であるダイレクト・メモリ・アクセス・
トランザクションのための転送パスと、前記ダイレクト
・メモリ・アクセス・トランザクション以外の前記処理
装置と前記入出力制御装置との間の一連の処理である入
出力トランザクションのための転送パスとを有してい
る。

【００１２】また、本発明の他の情報処理システムは、
処理装置や記憶装置を接続するシステムバス側のデータ
転送装置と、入出力制御装置を接続する入出力バス側の
データ転送装置とを含み、前記システムバス側のデータ
転送装置は、前記入出力制御装置と前記記憶装置との間
で前記処理装置を介さずに転送をする一連の処理である
ダイレクト・メモリ・アクセス・トランザクションとこ
のダイレクト・メモリ・アクセス・トランザクション以
外の入出力トランザクションとに前記システムバスから
のデータを分けるシステムインタフェース手段と、前記
入出力トランザクションを転送する第１の入出力トラン
ザクション転送手段と、前記ダイレクト・メモリ・アク
セス・トランザクションを転送する第１のダイレクト・
メモリ・アクセス・トランザクション転送手段とを含
み、前記入出力バス側のデータ転送装置は、前記ダイレ
クト・メモリ・アクセス・トランザクションと前記入出
力トランザクションとに前記入出力バスからのデータを
分ける入出力インタフェース手段と、前記入出力トラン
ザクションを転送する第２の入出力トランザクション転
送手段と、前記ダイレクト・メモリ・アクセス・トラン
ザクションを転送する第２のダイレクト・メモリ・アク
セス・トランザクション転送手段とを含み、前記第１の
入出力トランザクション転送手段と前記第２の入出力ト
ランザクション転送手段との間に設けられた入出力トラ
ンザクションのための転送パスと、前記第１のダイレク
ト・メモリ・アクセス・トランザクション転送手段と前
記第２のダイレクト・メモリ・アクセス・トランザクシ
ョン転送手段との間に設けられたダイレクト・メモリ・
アクセス・トランザクションのための転送パスとを有し
ている。

【００１３】また、本発明の他の情報処理システムにお
いて、前記第１の入出力トランザクション転送手段は、
前記入出力トランザクションに関するデータを前記入出
力トランザクションのための転送パスに出力する際に分
割する第１の分割手段を含み、前記第２の入出力トラン
ザクション転送手段は、リプライデータを前記入出力ト
ランザクションのための転送パスに出力する際に分割す
る第２の分割手段と、さらに前記第１の入出力トランザ
クション転送手段は、前記第２の分割手段に分割された
データを復元する第１の組立手段とを含み、さらに前記
第２の入出力トランザクション転送手段は、前記第１の
分割手段に分割されたデータを復元する第２の組立手段
とを含んでいる。

【００１４】また、本発明の他の情報処理システムにお
いて、前記第１のダイレクト・メモリ・アクセス・トラ
ンザクション転送手段は、前記ダイレクト・メモリ・ア
クセス・トランザクションに関するデータを前記ダイレ
クト・メモリ・アクセス・トランザクションのための転
送パスに出力する際に分割する第３の分割手段を含み、
前記第２のダイレクト・メモリ・アクセス・トランザク
ション転送手段は、リプライデータを前記ダイレクト・
メモリ・アクセス・トランザクションのための転送パス
に出力する際に分割する第４の分割手段と、さらに前記
第１のダイレクト・メモリ・アクセス・トランザクショ
ン転送手段は、前記第４の分割手段に分割されたデータ
を復元する第３の組立手段とを含み、さらに前記第２の
ダイレクト・メモリ・アクセス・トランザクション転送
手段は、前記第３の分割手段に分割されたデータを復元
する第４の組立手段とを含んでいる。

【００１５】

【実施例】次に本発明のデータ転送装置の一実施例につ
いて図面を参照して詳細に説明する。

【００１６】図１を参照すると、本発明の一実施例であ
る情報処理システムは、データを処理する処理装置４０
０とデータを記憶する記憶装置５００とをそれぞれ複数
接続するシステムバス３００と、このシステムバス３０
０に接続するシステム側データ転送装置１００と、入出
力制御装置７００を複数接続する入出力バス６００と、
この入出力バス６００に接続する入出力側データ転送装
置２００とを含んでいる。入出力制御装置７００には、
さらにその配下に（図示しない）入出力装置を有してい
る。

【００１７】また、システム側データ転送装置１００と
入出力側データ転送装置２００の間は、ＩＯトランザク
ションを転送するためのＩＯトランザクション転送線２
０およびＤＭＡトランザクションを転送するためのＤＭ
Ａトランザクション転送線３０によって接続されてい
る。すなわち、ＩＯトランザクションを転送するための
パスとＤＭＡトランザクションを転送するためのパスと
を物理的に別個のパスとしている。

【００１８】図２を参照すると、システム側データ転送
装置１００は、システムバス３００とのインタフェース
であるシステムインタフェース回路１１０と、ＩＯトラ
ンザクションの転送を担当するＩＯトランザクション転
送回路１２０と、ＤＭＡトランザクションの転送を担当
するＤＭＡトランザクション転送回路１３０とを含んで
構成される。システムインタフェース回路１１０は、シ
ステムバス３００からの転送をＩＯトランザクションと
ＤＭＡトランザクションとに分離し、もしくはＩＯトラ
ンザクション転送回路１２０またはＤＭＡトランザクシ
ョン転送回路１３０からのトランザクションをシステム
バス３００へ転送する。ＩＯトランザクション転送回路
１２０はシステムインタフェース回路１１０からＩＯト
ランザクションを受け取り、入出力側データ転送装置２
００にこれを転送する。また、ＤＭＡトランザクション
転送回路１３０も同様にシステムインタフェース回路１
１０からＤＭＡトランザクションを受け取り、入出力側
データ転送装置２００にこれを転送する。

【００１９】入出力側データ転送装置２００は、入出力
バス６００とのインタフェースであるシステムインタフ
ェース回路２１０と、ＩＯトランザクションの転送を担
当するＩＯトランザクション転送回路２２０と、ＤＭＡ
トランザクションの転送を担当するＤＭＡトランザクシ
ョン転送回路２３０とを含んで構成される。これら入出
力インタフェース回路２１０、ＩＯトランザクション転
送回路２２０およびＤＭＡトランザクション転送回路２
３０は、システム側データ転送装置１００の場合と同様
の機能を有している。

【００２０】図３を参照すると、本発明の第一の実施例
の情報処理システムにおいて、システム側データ転送装
置１００内のＩＯトランザクション転送回路１２０は、
システムインタフェース回路１１０からのＩＯトランザ
クションを一時的に保持するＩＯトランザクション送信
バッファ１２１と、このＩＯトランザクション送信バッ
ファ１２１に対して読出し制御を行うＩＯトランザクシ
ョン転送制御回路１２３と、入出力側データ転送装置２
００からのリプライデータを一時的に保持するリプライ
データ受信バッファ１２４と、このリプライデータ受信
バッファ１２４が溢れそうになることを監視するバッフ
ァ監視回路１２６とを含んでいる。

【００２１】一方、入出力側データ転送装置２００内の
ＩＯトランザクション転送回路２２０は、システム側デ
ータ転送装置１００からのＩＯトランザクションを一時
的に保持するＩＯトランザクション受信バッファ２２１
と、このＩＯトランザクション受信バッファ２２１が溢
れそうになることを監視するバッファ監視回路２２３
と、入出力インタフェース回路２１０からのリプライデ
ータを一時的に保持するリプライデータ送信バッファ２
２４と、このリプライデータ送信バッファ２２４に対し
て読出し制御を行うリプライデータ転送制御回路２２６
とを含んでいる。

【００２２】バッファ監視回路２２３は、ＩＯトランザ
クション受信バッファ２２１の残量を監視し、これが溢
れそうになることを検出すると、ＩＯトランザクション
転送制御回路１２３にその旨を伝える。これにより、Ｉ
Ｏトランザクション送信バッファ１２１からの読出しが
一時的に中断される。同様に、バッファ監視回路１２６
はリプライデータ受信バッファ１２４を監視し、これが
溢れそうになることを検出すると、リプライデータ転送
制御回路２２６にその旨を伝える。これにより、リプラ
イデータ送信バッファ２２４からの読出しが一時的に中
断される。

【００２３】リプライデータを伴うＩＯトランザクショ
ンがシステム側データ転送装置１００から入出力側デー
タ転送装置２００に転送されると、後続のＩＯトランザ
クションはシステム側データ転送装置１００において待
機するため、ＩＯトランザクション転送線２０上での、
異なる方向の転送同士の競合は発生しない。

【００２４】図４を参照すると、システム側データ転送
装置１００内のＤＭＡトランザクション転送回路１３０
と入出力側データ転送装置２００内のＤＭＡトランザク
ション転送回路２３０との関係は、図３におけるシステ
ム側データ転送装置１００内のＩＯトランザクション転
送回路１２０と入出力側データ転送装置２００内のＩＯ
トランザクション転送回路２２０の関係と同様である。
但し、ＤＭＡトランザクションにおいては大量のデータ
を扱うため、バッファ１３１，１３４，２３１および２
３４は図３のバッファ１２１，１２４，２２１および２
２４よりも大容量のものを用意すべきである。

【００２５】次に本発明の情報処理システムの上記第一
の実施例の動作について説明する。

【００２６】図５を参照すると、第１サイクルにおいて
ＩＯトランザクションがシステム側データ転送装置１０
０から開始されると、同時に入出力ビジーを表すＩＯ＿
ＢＵＳＹ信号（負論理）がアサートされ、第３サイクル
までアサートされ続ける。このＩＯトランザクションは
２サイクル遅れで、すなわち第３サイクルから第５サイ
クルの３サイクルの間に入出力側データ転送装置２００
に到達する。

【００２７】また、入出力側データ転送装置２００にお
いては、第１サイクルにＤＭＡトランザクションが開始
され、第６サイクルまでの６サイクルの間転送が続いて
いる。このＤＭＡトランザクションは２サイクル遅れ
で、すなわち第３サイクルから第８サイクルの６サイク
ルの間にシステム側データ転送装置１００に到達する。

【００２８】この例からもわかるように、ＩＯトランザ
クションとＤＭＡトランザクションとは時間的にオーバ
ラップして実行されている。また、転送パスの調停を行
わないため、図１０において発生していたトランザクシ
ョン間の余計な待ちがここでは生じていない。

【００２９】このように、本発明の第一の実施例である
情報処理システムによれば、システム側データ転送装置
１００と入出力側データ転送装置２００との間にＩＯト
ランザクション転送線２０とＤＭＡトランザクション転
送線３０を独立に設けたことにより、ＩＯトランザクシ
ョンによる転送とＤＭＡトランザクションによる転送と
を同時に行うことができることができ、また、ＩＯトラ
ンザクションとＤＭＡトランザクションとの間の調停が
不要になる。

【００３０】次に本発明の情報処理システムの第二の実
施例について説明する。

【００３１】図６を参照すると、本発明の第二の実施例
の情報処理システムは、第一の実施例に比べ、ＩＯトラ
ンザクション送信バッファ１２１の出力部にＩＯトラン
ザクション分割回路１２２を、リプライデータ受信バッ
ファ１２４の出力部にリプライデータ組立回路１２５
を、ＩＯトランザクション受信バッファ２２１の出力部
にＩＯトランザクション組立回路２２２を、リプライデ
ータ送信バッファ２２４の出力部にリプライデータ分割
回路２２５をそれぞれ有している。ＩＯトランザクショ
ン分割回路１２２は、ＩＯトランザクション送信バッフ
ァ１２１に保持されているデータをより小さいサイズの
複数のデータに分割する。また、ＩＯトランザクション
組立回路２２２は、ＩＯトランザクション受信バッファ
２２１に保持されている分割されたデータを元のサイズ
のデータに組み立てる。リプライデータ分割回路２２５
とリプライデータ組立回路１２５も同様の働きをする。

【００３２】図８を参照すると、ＩＯトランザクション
送信バッファ１２１に保持されている分割前のデータ
は、３２ビット幅のアドレスと３２ビット幅のデータ、
そしてライト処理かリード処理かを指定する１ビットの
タイプフィールドとデータのサイズを表す３ビットのサ
イズフィールドを含んでいる。リプライデータ送信バッ
ファ１３１は、３６ビット幅を１ワードとして保持し、
これを単位としてデータ分割回路３１２に読み出され
る。

【００３３】一方、図９を参照すると、ＩＯトランザク
ション分割回路１２２の出力において、アドレスとデー
タはそれぞれ１６ビット幅に分割される。これは、ＩＯ
トランザクション転送線２０のビット幅を１６ビットと
し、区切られた１６ビット単位のワードについて、上方
にあるワードから順番に転送するためである。最初に転
送されるワードには、１ビットのタイプフィールドと３
ビットのサイズフィールドの他、アドレスの上位１２ビ
ットが含まれている。これは、アドレスの上位部分は転
送の行き先を判断するために必要だからである。

【００３４】ここでは、システムバス３００側からのＩ
Ｏトランザクションについて説明したが、入出力バス側
からのリプライデータについても、リプライデータ分割
回路２２５およびリプライデータ組立回路１２５によっ
て同様に処理される。

【００３５】このように、本発明の第二の実施例である
情報処理システムによれば、ＩＯトランザクション転送
回路１２０内にＩＯトランザクション分割回路１２２お
よびリプライデータ組立回路１２５を設け、ＩＯトラン
ザクション転送回路２２０内にＩＯトランザクション組
立回路２２２およびリプライデータ分割回路２２５を設
けたことにより、ＩＯトランザクション転送線２０のパ
ス幅を狭くすることができる。

【００３６】次に本発明の情報処理システムの第三の実
施例について説明する。

【００３７】図７を参照すると、本発明の第三の実施例
の情報処理システムは、第一の実施例に比べ、リプライ
データ送信バッファ１３１の出力部にリプライデータ分
割回路１３２を、ＤＭＡトランザクション受信バッファ
１３４の出力部にＤＭＡトランザクション組立回路１３
５を、リプライデータ受信バッファ２３１の出力部にデ
ータ組立回路２３２を、ＤＭＡトランザクション送信バ
ッファ２３４の出力部にＤＭＡトランザクション分割回
路２３５をそれぞれ有している。これら分割回路および
組立回路は図６の第二の実施例のＩＯトランザクション
転送回路１２０および２２０の場合と同様の機能を有し
ている。すなわち、リプライデータ分割回路１３２は、
リプライデータ送信バッファ１３１に保持されているデ
ータをより小さいサイズの複数のデータに分割する。ま
た、データ組立回路２３２は、リプライデータ受信バッ
ファ２３１に保持されている分割されたデータを元のサ
イズのデータに組み立てる。ＤＭＡトランザクション分
割回路２３５とＤＭＡトランザクション組立回路１３５
も同様の働きをする。

【００３８】ＤＭＡデータの分割の態様も、図８と図９
によって説明したＩＯトランザクションの場合と同様で
ある。

【００３９】このように、本発明の第三の実施例である
情報処理システムによれば、ＤＭＡトランザクション転
送回路１３０内にリプライデータ分割回路１３２および
ＤＭＡトランザクション組立回路１３５を設け、ＤＭＡ
トランザクション転送回路２３０内にデータ組立回路２
３２およびＤＭＡトランザクション分割回路２３５を設
けたことにより、ＤＭＡトランザクション転送線３０の
パス幅を狭くすることができる。

【００４０】

【発明の効果】以上の説明で明らかなように、本発明に
よると、システム側データ転送装置と入出力側データ転
送装置との間の転送パスをＩＯトランザクション用とＤ
ＭＡトランザクション用とに分けて独立に動作させるよ
うにしたことにより、ＩＯトランザクションとＤＭＡト
ランザクションとの間の調停が不要になるとともに、Ｉ
Ｏトランザクションによる転送とＤＭＡトランザクショ
ンによる転送とを同時に行うことができる。また、転送
に際してデータの分割を行うことにより、転送パス幅を
狭くすることができる。

【図面の簡単な説明】

【図１】本発明の情報処理システムの一構成を示すブロ
ック図である。

【図２】本発明におけるデータ転送装置の一構成を示す
ブロック図である。

【図３】本発明の第一の実施例におけるＩＯトランザク
ション転送回路を示すブロック図である。

【図４】本発明の第一および第二の実施例におけるＤＭ
Ａトランザクション転送回路を示すブロック図である。

【図５】本発明のデータ転送装置の第一の実施例におけ
るタイムチャートを示す図である。

【図６】本発明の第二および第三の実施例におけるＩＯ
トランザクション転送回路を示すブロック図である。

【図７】本発明の第三の実施例におけるＤＭＡトランザ
クション転送回路を示すブロック図である。

【図８】本発明の第一の実施例における転送内容の形式
を示す図である。

【図９】本発明の第二および第三の実施例における転送
内容の形式を示す図である。

【図１０】従来のデータ転送装置におけるタイムチャー
トを示す図である。

【符号の説明】

２０ＩＯトランザクション転送線３０ＤＭＡトランザクション転送線１００システム側データ転送装置１１０システムインタフェース回路１２０ＩＯトランザクション転送回路１２１ＩＯトランザクション送信バッファ１２２ＩＯトランザクション分割回路１２３ＩＯトランザクション転送制御回路１２４リプライデータ受信バッファ１２５リプライデータ組立回路１２６バッファ監視回路１３０ＤＭＡトランザクション転送回路１３１リプライデータ送信バッファ１３２リプライデータ分割回路１３３リプライデータ転送制御回路１３４ＤＭＡトランザクション受信バッファ１３５ＤＭＡトランザクション組立回路１３６バッファ監視回路２００入出力側データ転送装置２１０入出力インタフェース回路２２０ＩＯトランザクション転送回路２２１ＩＯトランザクション受信バッファ２２２ＩＯトランザクション組立回路２２３バッファ監視回路２２４リプライデータ送信バッファ２２５リプライデータ分割回路２２６リプライデータ転送制御回路２３０ＤＭＡトランザクション転送回路２３１リプライデータ受信バッファ２３２リプライデータ組立回路２３３バッファ監視回路２３４ＤＭＡトランザクション送信バッファ２３５ＤＭＡトランザクション分割回路２３６ＤＭＡトランザクション転送制御回路３００システムバス４００処理装置５００記憶装置６００入出力バス７００入出力制御装置

Claims

【特許請求の範囲】

【請求項１】処理装置や記憶装置を接続するシステム
バス側のデータ転送装置と、入出力制御装置を接続する入出力バス側のデータ転送装
置とを含む情報処理システムにおいて、前記システムバス側のデータ転送装置と前記入出力バス
側のデータ転送装置との間に、前記入出力制御装置と前
記記憶装置との間で前記処理装置を介さずに転送をする
一連の処理であるダイレクト・メモリ・アクセス・トラ
ンザクションのための転送パスと、前記ダイレクト・メ
モリ・アクセス・トランザクション以外の前記処理装置
と前記入出力制御装置との間の一連の処理である入出力
トランザクションのための転送パスとを有することを特
徴とする情報処理システム。
【請求項２】処理装置や記憶装置を接続するシステム
バス側のデータ転送装置と、入出力制御装置を接続する入出力バス側のデータ転送装
置とを含む情報処理システムにおいて、前記システムバス側のデータ転送装置は、前記入出力制
御装置と前記記憶装置との間で前記処理装置を介さずに
転送をする一連の処理であるダイレクト・メモリ・アク
セス・トランザクションとこのダイレクト・メモリ・ア
クセス・トランザクション以外の入出力トランザクショ
ンとに前記システムバスからのデータを分けるシステム
インタフェース手段と、前記入出力トランザクションを
転送する第１の入出力トランザクション転送手段と、前
記ダイレクト・メモリ・アクセス・トランザクションを
転送する第１のダイレクト・メモリ・アクセス・トラン
ザクション転送手段とを含み、前記入出力バス側のデータ転送装置は、前記ダイレクト
・メモリ・アクセス・トランザクションと前記入出力ト
ランザクションとに前記入出力バスからのデータを分け
る入出力インタフェース手段と、前記入出力トランザク
ションを転送する第２の入出力トランザクション転送手
段と、前記ダイレクト・メモリ・アクセス・トランザク
ションを転送する第２のダイレクト・メモリ・アクセス
・トランザクション転送手段とを含み、前記第１の入出力トランザクション転送手段と前記第２
の入出力トランザクション転送手段との間に設けられた
入出力トランザクションのための転送パスと、前記第１のダイレクト・メモリ・アクセス・トランザク
ション転送手段と前記第２のダイレクト・メモリ・アク
セス・トランザクション転送手段との間に設けられたダ
イレクト・メモリ・アクセス・トランザクションのため
の転送パスとを有することを特徴とする情報処理システ
ム。
【請求項３】前記第１の入出力トランザクション転送
手段は、前記入出力トランザクションに関するデータを
前記入出力トランザクションのための転送パスに出力す
る際に分割する第１の分割手段を含み、前記第２の入出力トランザクション転送手段は、リプラ
イデータを前記入出力トランザクションのための転送パ
スに出力する際に分割する第２の分割手段と、さらに前記第１の入出力トランザクション転送手段は、
前記第２の分割手段に分割されたデータを復元する第１
の組立手段とを含み、さらに前記第２の入出力トランザクション転送手段は、
前記第１の分割手段に分割されたデータを復元する第２
の組立手段とを含むことを特徴とする請求項２記載の情
報処理システム。
【請求項４】前記第１のダイレクト・メモリ・アクセ
ス・トランザクション転送手段は、前記ダイレクト・メ
モリ・アクセス・トランザクションに関するデータを前
記ダイレクト・メモリ・アクセス・トランザクションの
ための転送パスに出力する際に分割する第３の分割手段
を含み、前記第２のダイレクト・メモリ・アクセス・トランザク
ション転送手段は、リプライデータを前記ダイレクト・
メモリ・アクセス・トランザクションのための転送パス
に出力する際に分割する第４の分割手段と、さらに前記第１のダイレクト・メモリ・アクセス・トラ
ンザクション転送手段は、前記第４の分割手段に分割さ
れたデータを復元する第３の組立手段とを含み、さらに前記第２のダイレクト・メモリ・アクセス・トラ
ンザクション転送手段は、前記第３の分割手段に分割さ
れたデータを復元する第４の組立手段とを含むことを特
徴とする請求項２記載の情報処理システム。