JPH04149757A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPH04149757A JPH04149757A JP27603390A JP27603390A JPH04149757A JP H04149757 A JPH04149757 A JP H04149757A JP 27603390 A JP27603390 A JP 27603390A JP 27603390 A JP27603390 A JP 27603390A JP H04149757 A JPH04149757 A JP H04149757A
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- input
- control
- dma
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 230000010365 information processing Effects 0.000 claims description 3
- 239000000872 buffer Substances 0.000 abstract description 12
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバス制御方式、特に情報処理装置に設けられた
入出力チャネル制御装置のバス制御方式〔従来の技術〕 従来、この種のバス制御方式は、入出力チャネル制御装
置の配下に一つのバスを介して多数の入出力アダプタが
接続されていて、このうちの一つの入出力アダプタから
ＤＭＡ転送要求が出されると、バスを司る入出力チャネ
ル制御装置は、この入出力アダプタに対してバスの使用
許可を与える。バスの使用権を得た入出力アダプタはＤ
ＭＡ転送を終了するまで独占的にこのバスを使用するよ
うになっている。
入出力チャネル制御装置のバス制御方式〔従来の技術〕 従来、この種のバス制御方式は、入出力チャネル制御装
置の配下に一つのバスを介して多数の入出力アダプタが
接続されていて、このうちの一つの入出力アダプタから
ＤＭＡ転送要求が出されると、バスを司る入出力チャネ
ル制御装置は、この入出力アダプタに対してバスの使用
許可を与える。バスの使用権を得た入出力アダプタはＤ
ＭＡ転送を終了するまで独占的にこのバスを使用するよ
うになっている。
１発明が解決しようとする課題〕
上述した従来のバス制御方式は、ＤＭＡ転送中に−・−
）の入出力アダプタによりバスが独占されるため、入出
力チャネル制御装置内のＣＰＵはＤ Ｍ Ａ転送が終了
するまで、他の入出力アダプタに対する制御を待される
という欠点がある。
）の入出力アダプタによりバスが独占されるため、入出
力チャネル制御装置内のＣＰＵはＤ Ｍ Ａ転送が終了
するまで、他の入出力アダプタに対する制御を待される
という欠点がある。
〔課題を解決するための手段］
本発明のバス制御方式は、周辺装置を制御するための複
数の入出力アダプタを配下に接続する情報処理装置の入
出力チャネル制御装置のバス制御方式において、入出力
チャネル制御装置と入出力アダプタとの間に設けたＤＭ
Ａ転送専用のＤＭＡバスと、入出力チャネル制御装置と
入出力アダプタとの間に設けたリード７／′ライ■・制
御専用の制御バスと、この制御バスと入出力チャネル制
御装置の内部データバスとに接続された主制御部と、入
出力アダプタから前記ＤＭＡバスを介して送られたＤＭ
Ａ転送要求を受けるＤＭＡ制御部と、前記ＤＭＡ転送要
求と共に送られる入出力アダプタの番号を格納するアダ
プタ番号レジスタと、前記ＤＭＡ制御部が前記王制−御
部からＤＭＡ転送の許可を受けたとき前記内部データバ
スを前記ＤＭＡ制御部に接続されたＤ Ｍ Ａ転送部と
前記主制御部に接続された制御信号部とに分離するバス
切断回路とを有することにより構成される。
数の入出力アダプタを配下に接続する情報処理装置の入
出力チャネル制御装置のバス制御方式において、入出力
チャネル制御装置と入出力アダプタとの間に設けたＤＭ
Ａ転送専用のＤＭＡバスと、入出力チャネル制御装置と
入出力アダプタとの間に設けたリード７／′ライ■・制
御専用の制御バスと、この制御バスと入出力チャネル制
御装置の内部データバスとに接続された主制御部と、入
出力アダプタから前記ＤＭＡバスを介して送られたＤＭ
Ａ転送要求を受けるＤＭＡ制御部と、前記ＤＭＡ転送要
求と共に送られる入出力アダプタの番号を格納するアダ
プタ番号レジスタと、前記ＤＭＡ制御部が前記王制−御
部からＤＭＡ転送の許可を受けたとき前記内部データバ
スを前記ＤＭＡ制御部に接続されたＤ Ｍ Ａ転送部と
前記主制御部に接続された制御信号部とに分離するバス
切断回路とを有することにより構成される。
以上の構成により入出力チャネル制御装置の主制御部は
、ＤＭＡ転送を行なっている入出力アダプタを除く他の
入出力アダプタを、制御バスを介してアクセスすること
ができ、必要な処理をＤＭＡ転送と並行して実行するこ
とができる。
、ＤＭＡ転送を行なっている入出力アダプタを除く他の
入出力アダプタを、制御バスを介してアクセスすること
ができ、必要な処理をＤＭＡ転送と並行して実行するこ
とができる。
次に、本発明について図面を参照し説明する。
第１図は本発明の一実施例のブロック図である。第１図
において、システムバス１００には主記憶装置３や入出
力チャネル制御装置１のほか図示されていない主制御装
置を含む各装置が接続され、システムバス１００はこれ
ら装置間のデータ転送用として使用される。コントロー
ルバス２００は入出力チャネル制御装置１と入出力アダ
プタ２との間のリード／ライト制御用のバスである。Ｄ
ＭＡバス３００は入出力チャネル制御装置１と入出力ア
ダプタ２との間のＤＭＡ転送時のデータ転送用のバスで
ある。Ｊな、入出力チャネル制御部Ｗ１は入出力アダプ
タ２の制御を行う。
において、システムバス１００には主記憶装置３や入出
力チャネル制御装置１のほか図示されていない主制御装
置を含む各装置が接続され、システムバス１００はこれ
ら装置間のデータ転送用として使用される。コントロー
ルバス２００は入出力チャネル制御装置１と入出力アダ
プタ２との間のリード／ライト制御用のバスである。Ｄ
ＭＡバス３００は入出力チャネル制御装置１と入出力ア
ダプタ２との間のＤＭＡ転送時のデータ転送用のバスで
ある。Ｊな、入出力チャネル制御部Ｗ１は入出力アダプ
タ２の制御を行う。
入出力チャネル制御装置１は、ＣＰＬｌｌ、１と、ＤＭ
Ａコントローラ（ＤＡＭｃ）１２と、ＤＭＡ転送時にデ
ータを一時的に格納し、データの転送バイト幅を変換し
て送出するデータバッファ１３と、ＤＭＡ転送の要求元
である入出力アダプタ２が固有に持つアダプタ番号を格
納するためのアダプタ番号レジスタ１４と、ＤＭＡ転送
時に入出力チャネル制御袋Ｗｌ内の内部データバスを制
御信号部とＤＭＡ転送部とに切離すためのバス切断回路
１５と、ＣＰＵ１．１が主記憶装置３をリード／ライト
するとき、ＪたはＤＭＡ転送時に、内部アドレスバスお
よび内部データバスをそれぞれ切換えるためのアドレス
切換回路１６およびデータ切換回路１７とを有している
。またリクエスト線（ＲＥＱ）ＩＡはＤＭＡＣ１２がＤ
ＭＡ転送要求時に転送要求を送出する転送要求線で、ア
クセプト線（ＡＣＰ＞ＩＢはＣＰＵＩＩがＤＭＡ転送を
許可するとき許可信号を送出する転送許可線で、ターミ
ナルカウント線（ＴＣ）ＩＣはＤＭＡ転送終了時に転送
終了信号を送出する転送終了線で、コントロール線（Ｃ
ＮＴ）ＩＤはＤＭＡ転送開始時に転送開始信号を送出す
る制御線である。
Ａコントローラ（ＤＡＭｃ）１２と、ＤＭＡ転送時にデ
ータを一時的に格納し、データの転送バイト幅を変換し
て送出するデータバッファ１３と、ＤＭＡ転送の要求元
である入出力アダプタ２が固有に持つアダプタ番号を格
納するためのアダプタ番号レジスタ１４と、ＤＭＡ転送
時に入出力チャネル制御袋Ｗｌ内の内部データバスを制
御信号部とＤＭＡ転送部とに切離すためのバス切断回路
１５と、ＣＰＵ１．１が主記憶装置３をリード／ライト
するとき、ＪたはＤＭＡ転送時に、内部アドレスバスお
よび内部データバスをそれぞれ切換えるためのアドレス
切換回路１６およびデータ切換回路１７とを有している
。またリクエスト線（ＲＥＱ）ＩＡはＤＭＡＣ１２がＤ
ＭＡ転送要求時に転送要求を送出する転送要求線で、ア
クセプト線（ＡＣＰ＞ＩＢはＣＰＵＩＩがＤＭＡ転送を
許可するとき許可信号を送出する転送許可線で、ターミ
ナルカウント線（ＴＣ）ＩＣはＤＭＡ転送終了時に転送
終了信号を送出する転送終了線で、コントロール線（Ｃ
ＮＴ）ＩＤはＤＭＡ転送開始時に転送開始信号を送出す
る制御線である。
入出力アダプタ２は各種周辺装置に接続されていて、コ
ントロールバス２００のアドレスバスに接続されるＡバ
ッファ２１と、コン■・ロールバス２００の制御バスに
接続されるＢバッファ２２と、ＤＭＡバス３００に接続
されるＣバッファ２３と、周辺装置との接続部である入
出力転送部２４により構成される。
ントロールバス２００のアドレスバスに接続されるＡバ
ッファ２１と、コン■・ロールバス２００の制御バスに
接続されるＢバッファ２２と、ＤＭＡバス３００に接続
されるＣバッファ２３と、周辺装置との接続部である入
出力転送部２４により構成される。
以上の構成において、入出力アダプタ２に接続される周
辺装置と主記憶袋ｆ３との間で、ＤＭＡ転送を実施する
場合に、ＤＭＡバス３００および入出力チャネル制御装
置１内の内部データバスが使用されていなければ、入出
力アダプタ２内の入出力転送部２４からＤＭＡモードを
示すコマンドと自己のアダプタ番号とがＣバッファ２３
に送出され、ＤＭＡバス３００を経由して、コマンドは
ＤＭＡ１２に、アダプタ番号はアダプタ番号レジスタ１
４に格納される。入出力アダプタ２からコマンドを受け
たＤＭＡＣ１２は、リクエスト線１ＡによりＣＰＵＩＩ
に対してＤＭＡ転送開始要求を出し、ＣＰＵＩＩは許可
してもよい状態と判断した場合に、アクセプト線ＩＢに
よりＤＭＡＣ１２に対しＤＭＡ転送の開始を許可する。
辺装置と主記憶袋ｆ３との間で、ＤＭＡ転送を実施する
場合に、ＤＭＡバス３００および入出力チャネル制御装
置１内の内部データバスが使用されていなければ、入出
力アダプタ２内の入出力転送部２４からＤＭＡモードを
示すコマンドと自己のアダプタ番号とがＣバッファ２３
に送出され、ＤＭＡバス３００を経由して、コマンドは
ＤＭＡ１２に、アダプタ番号はアダプタ番号レジスタ１
４に格納される。入出力アダプタ２からコマンドを受け
たＤＭＡＣ１２は、リクエスト線１ＡによりＣＰＵＩＩ
に対してＤＭＡ転送開始要求を出し、ＣＰＵＩＩは許可
してもよい状態と判断した場合に、アクセプト線ＩＢに
よりＤＭＡＣ１２に対しＤＭＡ転送の開始を許可する。
次に、ＤＭＡＣ１２がコントロール４ｉ１Ｄをアクティ
ブにすると、データバッファ１３は有効となり、アドレ
ス切換回ｉｉ！８１６とデータ切換回路１７とはシステ
ムバス１００との接続をそれぞれＤＭＡＣ１２側とデー
タバッファ１３側とに切換え、バス切断回路１５は内部
データバスを制御信号部とＤＭＡ転送部とに切離す。そ
の後、ＤＭＡＣ１２と入出力アダプタ２との間でＤＭＡ
バス３００を経由して、ＤＭＡ転送要求した入出力アダ
プタ２以外のＣバッファ２３をディスエーブルにし、初
期設定後転送開始する。一方、ＣＰＵＩＩはＤＭＡ転送
開始の許可を出したあと、アダプタ番号レジスタ１４を
読出し、現在−、ＤＭＡ転送中の入出力アダプタを認識
する。そして、ＣＰＵＩＩはＤＭＡ転送中の入出力アダ
プタ２以外の入出力アダプタ２に対し、必要に応じコン
トロールバス２００を経由して、リード／ライトの制御
を開始する。
ブにすると、データバッファ１３は有効となり、アドレ
ス切換回ｉｉ！８１６とデータ切換回路１７とはシステ
ムバス１００との接続をそれぞれＤＭＡＣ１２側とデー
タバッファ１３側とに切換え、バス切断回路１５は内部
データバスを制御信号部とＤＭＡ転送部とに切離す。そ
の後、ＤＭＡＣ１２と入出力アダプタ２との間でＤＭＡ
バス３００を経由して、ＤＭＡ転送要求した入出力アダ
プタ２以外のＣバッファ２３をディスエーブルにし、初
期設定後転送開始する。一方、ＣＰＵＩＩはＤＭＡ転送
開始の許可を出したあと、アダプタ番号レジスタ１４を
読出し、現在−、ＤＭＡ転送中の入出力アダプタを認識
する。そして、ＣＰＵＩＩはＤＭＡ転送中の入出力アダ
プタ２以外の入出力アダプタ２に対し、必要に応じコン
トロールバス２００を経由して、リード／ライトの制御
を開始する。
次いで、ＤＭＡ転送が終了すると、ＤＭＡＣＩ ２はタ
ーミナルカウント線ＩＣによりＣＰＵ１１に対し終了報
告をする。
ーミナルカウント線ＩＣによりＣＰＵ１１に対し終了報
告をする。
以上説明したように本発明は、入出力チャネル制御装置
と各種入出力アダプタとの間に、ＤＭＡ専用のバスを設
け、ＤＭＡ制御用の回路を入出力チャネル制御装置と入
出力アダプタとに備えることにより、一つの入出力アダ
プタが転送中であっても、入出力チャネル制御装置が他
の入出力アダプタを制御できるので、システムのスルー
ブツトの向上の得られるという効果がある。
と各種入出力アダプタとの間に、ＤＭＡ専用のバスを設
け、ＤＭＡ制御用の回路を入出力チャネル制御装置と入
出力アダプタとに備えることにより、一つの入出力アダ
プタが転送中であっても、入出力チャネル制御装置が他
の入出力アダプタを制御できるので、システムのスルー
ブツトの向上の得られるという効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・・・・入出力チャネル制御装置、２・・・・・
・入出力アダプタ、３・・・・・・主記憶装置、１１・
・・・・・ＣＰＵ、１２・・・・・・ＤＭＡコントロー
ラ（ＤＭＡＣ＞、１３・・・・・・データバッファ、１
４・・・・・・アダプタ番号レジスタ、１５・・・・・
・バス切換回路、１６・・・・・・アドレス切換回路、
１７・・・・・・データ切換回路、２１・・・・・・Ａ
バッファ、２２・・・・・・Ｂバッファ、２３・・・・
・・Ｃバッファ、２４・・・・・・入出力転送部、１０
０・・・・・・システムバス、２００・・・・・・コン
トロールバス、３００・・・・・・ＤＭＡバス、ＩＡ・
・・・・・リクエスト線（ＲＥＱ）、１．８・・・・・
・アクセプト線（ＡＣＰ）、ＩＣ・・・・・・ターミナ
ルカウント線（ＴＣ）、ＬＤ・・・・・・コントロール
線（ＣＮＴ）。
・入出力アダプタ、３・・・・・・主記憶装置、１１・
・・・・・ＣＰＵ、１２・・・・・・ＤＭＡコントロー
ラ（ＤＭＡＣ＞、１３・・・・・・データバッファ、１
４・・・・・・アダプタ番号レジスタ、１５・・・・・
・バス切換回路、１６・・・・・・アドレス切換回路、
１７・・・・・・データ切換回路、２１・・・・・・Ａ
バッファ、２２・・・・・・Ｂバッファ、２３・・・・
・・Ｃバッファ、２４・・・・・・入出力転送部、１０
０・・・・・・システムバス、２００・・・・・・コン
トロールバス、３００・・・・・・ＤＭＡバス、ＩＡ・
・・・・・リクエスト線（ＲＥＱ）、１．８・・・・・
・アクセプト線（ＡＣＰ）、ＩＣ・・・・・・ターミナ
ルカウント線（ＴＣ）、ＬＤ・・・・・・コントロール
線（ＣＮＴ）。
Claims (1)
- 周辺装置を制御するための複数の入出力アダプタを配下
に接続する情報処理装置の入出力チャネル制御装置のバ
ス制御方式において、入出力チャネル制御装置と入出力
アダプタとの間に設けたＤＭＡ転送専用のＤＭＡバスと
、入出力チャネル制御装置と入出力アダプタとの間に設
けたリード／ライト制御専用の制御バスと、この制御バ
スと入出力チャネル制御装置の内部データバスとに接続
された主制御部と、入出力アダプタから前記ＤＭＡバス
を介して送られたＤＭＡ転送要求を受けるＤＭＡ制御部
と、前記ＤＭＡ転送要求と共に送られる入出力アダプタ
の番号を格納するアダプタ番号レジスタと、前記ＤＭＡ
制御部が前記主制御部からＤＭＡ転送の許可を受けたと
き前記内部データバスを前記ＤＭＡ制御部に接続された
ＤＭＡ転送部と前記主制御部に接続された制御信号部と
に分離するバス切断回路とを有することを特徴とするバ
ス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27603390A JPH04149757A (ja) | 1990-10-15 | 1990-10-15 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27603390A JPH04149757A (ja) | 1990-10-15 | 1990-10-15 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04149757A true JPH04149757A (ja) | 1992-05-22 |
Family
ID=17563855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27603390A Pending JPH04149757A (ja) | 1990-10-15 | 1990-10-15 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04149757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221356A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | 情報処理システム |
-
1990
- 1990-10-15 JP JP27603390A patent/JPH04149757A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221356A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | 情報処理システム |
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