JPH079629B2 - データプロセツサ - Google Patents

データプロセツサ

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JPH079629B2
JPH079629B2 JP3228784A JP22878491A JPH079629B2 JP H079629 B2 JPH079629 B2 JP H079629B2 JP 3228784 A JP3228784 A JP 3228784A JP 22878491 A JP22878491 A JP 22878491A JP H079629 B2 JPH079629 B2 JP H079629B2
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    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、一般的にはデータプロセツサ
に関するものであり、更に詳しく云うと相異なるデータ
ポートサイズ(data port sizes) を有するシステム資源
(リソース)(resources)と通信することができる動的バ
スサイジング(dynamic bus sizing)を有するデータプロ
セツサに関する。
【０００２】
【発明の背景】一般的に云うとデータプロセツサは同じ
通信バスを用いて相異なる種類のシステム資源（リソー
ス）のすべてと通信する。例えば、データプロセツサは
同じ通信バスを用いて一次(primary) メモリと二次(sec
ondary) メモリの両方と通信する。同様に、同じ通信バ
スが入出力制御装置 (コントローラ) およびそれと類似
した装置と通信するために用いられるであろう。特定の
システムにおいてデータポートサイズの合わない (非互
換性の) ために現存する共通の通信バスを使用できない
資源 (リソース) と通信する必要がある場合には、プロ
セツサのバスと資源 (リソース) のバスとの間のデータ
転送をバツフアリング (緩衝) するためにインタフエー
スアダプタ(interface adapter) を用いなければならな
い。システムに対して追加回路を付加するのに加えて、
インタフエースデバイスはデータプロセツサがそのよう
な各々の転送に対する特定の指令(specific direction)
を与えることを要求する。
【０００３】
【発明の要約】従つて、本発明の目的の１つは、ポート
サイズの公倍数である通信バスを用いて、相異なるデー
タポートサイズを有する複数のシステム資源 (リソー
ス) のうちのいずれとも通信できるバスコントローラを
具備する動的バスサイジングを有するデータプロセツサ
を提供することである。
【０００４】更に一般的に云うと、本発明の目的の１つ
は、ポートサイズの公倍数である通信バスを用いて、相
異なるデータポートサイズを有する複数の利用可能なバ
ススレーブのうちのいずれとも通信する任意のバスマス
タにおける能力を具えた動的バスサイジングを有するデ
ータプロセツサを提供することである。
【０００５】これらのおよびその他の目的は、相異なる
ポートサイズの各々を収容する(accomodate)する大きさ
に決められている通信バスを用いて、複数の相異なるデ
ータポートサイズのうちの任意の１つを有する記憶装置
(storage device)と通信するように適合されているデー
タプロセツサにおいて達成される。好ましい形式におい
ては、データプロセツサは、
【０００６】記憶装置(storage device)にストローブ信
号を与え、通信バスを用いてオペランドが通信されるこ
とを表示する第１の論理回路と、
【０００７】ストローブ信号に応答して記憶装置によつ
て与えられた肯定応答信号(acknowledge signal)を受信
し、記憶装置が相異なるポートサイズのうちの選択され
た１つに対応する通信バスの一部を用いてデータプロセ
ツサとオペランドを通信する準備ができていることを表
示する第２の論理回路と、
【０００８】選択されたポートサイズに対応する通信バ
スの部分を用いて、オペランドを完全に通信するのに必
要なだけ多数の選択されたポートサイズの装置(unit)に
おいてデータプロセツサと記憶装置との間でオペランド
を通信する第３の論理回路とを含む。
【０００９】更に一般的な意味においては、本発明は相
異なるポートサイズの各々を収容する大きさに決められ
ている通信バスを用いて、複数の相異なるポートサイズ
のうちの任意の１つを有するバススレーブと通信するよ
うに任意のバスマスタを適合させるのに用いてもよい。
この一般的な形式においては、バスマスタは、
【００１０】バススレーブにストローブ信号を与え、オ
ペランドが通信バスを用いて通信されることを表示する
第１の論理回路と、
【００１１】ストローブ信号に応答してバススレーブに
よつて与えられた肯定応答信号(acknowledge signal)を
受信し、バススレーブが相異なるポートサイズのうちの
選択された１つに対応する通信バスの一部を用いてバス
マスタと通信する準備ができていることを表示する第２
の論理回路と、
【００１２】選択されたポートサイズに対応する通信バ
スの部分を用いて、オペランドを完全に通信するのに必
要なだけ多数の選択されたポートサイズの装置(unit)に
おいてバスマスタとバススレーブとの間でオペランドを
通信する第３の論理回路とを含む。
【００１３】
【発明の概要】一定のサイズのオペランドについて動作
を行うように適合されたデータプロセツサにおいて、オ
ペランドサイズの約数でもよいデータポートを有する記
憶装置（２０）とオペランドを通するバスコントローラ
（１４）が具えられている。特定のサイズのオペランド
の転送を要求するバスコントローラ（１４）からの信号
に応答して、記憶装置（２０）はサイズ信号を与え、要
求された転送を扱うのに利用できるデータポートのサイ
ズを示す。転送されるオペランドのサイズおよび記憶装
置（２０）のデータポートのサイズに応じて、バスコン
トローラ（１４）はオペランドを完全に転送するために
オペランド転送サイクルをいくつかのバスサイクルに分
割してもよい。このプロセスにおいて、バスコントロー
ラ（１４）はオペランドとデータポートとの間のアドレ
スミスアライメントを補償する。個々のオペランドサイ
クルをオペランドサイクルを構成するいくつかのバスサ
イクルと区別するために、バスコントローラ（１４）は
各オペランドサイクルの第１バスサイクルの開始時にの
みオペランドサイクル開始サイクルを与える。
【００１４】
【発明の説明】図１には中央処理装置（ＣＰＵ）１２、
バスコントローラ１４、アドレスバスインタフエース１
６、データバスインタフエース１８および記憶装置(sto
rage device)２０を含むデータプロセツサ１０が図示さ
れている。一般的に云うと、ＣＰＵ１２はユーザ指定順
序の命令を実行し、それらの命令の各々は１つ又は複数
の１６ビツトワードからなる。これらの命令の各々は適
当な順序で記憶装置２０から読出されなければならな
い。このような各命令を実行する過程において、ＣＰＵ
１２は８ビツトバイト、１６ビツトワード又は３２ビツ
トロング(long) (長) ワードについて特定された動作を
実行することを要求されるかもしれない。これらのデー
タオペランドの大部分は記憶装置２０から読出され、又
は記憶装置２０に書込まれなければならない。ロングワ
ード動作(long word operation) に関して最適性能を保
証するために、ＣＰＵ１２には３２ビツトデータポート
が具えられている。他方、記憶装置２０がＣＰＵ１２の
データポートよりも小さいデータポートを有することが
有利（又は不可避）であるかもしれない。たとえばこれ
らのポートサイズが同じでも、ＣＰＵ１２によつて要求
されるオペランドは、その特定の記憶装置２０のデータ
ポートと均等に整合（アライン)(align)していない記憶
装置２０内のアドレスにある(reside)かもしれない。オ
ペランドの不整合(ミスアライメント)(misalignment)
即ちＣＰＵ１２および記憶装置２０のポートサイズ間の
何らかの不一致(mismatch)に関係なく、ＣＰＵ１２と記
憶装置２０との間で要求されたデータ又は命令オペラン
ドを実際に転送する場合にアドレスバスインタフエース
１６およびデータバスインタフエース１８の作業を調整
することはバスコントローラ１４の責任である。
【００１５】一般的に云うと、ＣＰＵ１２はOPeration-
PENDing （動作依存) 信号（ＯＰＰＥＮＤ）をバスコン
トローラ１４に実行する(assert)することによつてオペ
ランド転送を要求する。同時に、ＣＰＵ１２はRead／Wr
ite-ReQuest(読出／書込要求) 信号（ＲＱＲＷ）を与え
てオペランド転送の指示を表示し、ReQuested-Size（要
求されたサイズ）信号（＊ＲＱＳ〔０：１〕）を与えて
転送されるオペランドのサイズを表示する。ＣＰＵ１２
はまた３２ビツトアドレス（Ａ〔０：３１〕）を与え、
オペランドはそのアドレスへ、又はそのアドレスから３
２ビツト内部アドレスバス(Internal Address Bus)（＊
ＩＡＢ〔０：３１〕）上に転送される。
【００１６】ここではＣＰＵ１２がオペランド書込み(o
perand write) を要求した瞬間を仮定すると、バスコン
トローラ１４は簡潔にStart-OPerand-CYcle （オペラン
ドサイクル開始）信号（ＳＯＰＣＹ）を実行に移し(ass
ert)アドレスバスインタフエース１６に対しオペランド
アドレスを内部アドレスバス＊ＩＡＢ上でラツチするよ
うに指示する。同時に、バスコントローラ１４は三値状
態(TRISTATE)信号（＊ＴＲＩＳＴＡＴＥ）を否定し、ア
ドレスバスインタフエース１６がそのアドレスを３２ビ
ツト外部アドレスバス(ADDRESSBUS)上で記憶装置２０に
転送できるようにする。その後短時間の後に、バスコン
トローラ１４はアドレスストローブ(Address-Strobe)信
号（＊ＡＳ）を記憶装置２０に実行し、有効なオペラン
ドアドレスがADDRESSBUS上にあることを表示する。
【００１７】次にバスコントローラ１４はData-Output-
Buffer-to-Internal-Data-Bus （データ出力バツフア−
内部データバス）（ＤＯＢＩＤＢ）信号を実行に移し、
ＣＰＵ１２に対しオペランドを３２ビツト内部データバ
ス（ＩＤＢ〔０：３１〕）上でデータバスインタフエー
ス１８へ与えるように指示する。バスコントローラ１４
はまたDATABUS 上に置かれるオペランドのサイズを表示
するCURrent-Size（現在のサイズ）信号（＊ＣＵＲＳ
〔０：１〕）と、ADDRESSBUS上のアドレスの２つの低位
(low order) アドレスビツトＡ０およびＡ１に対応する
DATA-ADDress（データアドレス）信号（ＤＡＴＡＡＤＤ
〔０：１〕）と、及びＲＷ信号の現在の状態に対応する
CURrent-Read／Write （現在の読取／書込）信号（＊Ｃ
ＵＲＲＷ；ＣＵＲＲＷ）信号をデータバスインタフエー
ス１８に提供するであろう。
【００１８】図示されている形式において、ＩＤＢは４
バイトに区分されており、Ｉ０は内部データビツトＤ３
１〜Ｄ２４から成り立ち、Ｉ１は内部データビツトＤ２
３〜Ｄ１６から成り立ち、Ｉ２は内部データビツトＤ１
５〜Ｄ８から成り立ち、Ｉ３は内部データビツトＤ７〜
Ｄ０から成り立つている。転送されるオペランドのサイ
ズに応じて、これらの内部バイトは外部データバスDATA
BUS に選択的に結合されなければならず、その外部デー
タバスDATABUS もまた４バイトに区分されており、Ｅ０
は外部データビツトＤ３１〜Ｄ２４から成り立ち、Ｅ１
は外部データビツトＤ２３〜Ｄ１６から成り立ち、Ｅ２
は外部データビツトＤ１５〜Ｄ８から成り立ち、Ｅ３は
外部データビツトＤ７〜Ｄ０から成り立つている。
【００１９】現在のオペランドサイズ（＊ＣＵＲＳ
〔０：１１〕）および現在のオペランドアドレス（ＤＡ
ＴＡＡＤＤ〔０：１〕）に応じて、データバスインタフ
エース１８はＩＡＢ上の利用できるバイトを下記のよう
にDATABUS 上の適当なバイトに提供する。即ち、
【００２０】
【表１】
【００２１】但し、小文字の“ｉ”は要求された接続で
はなく便宜上の接続を示す。データバスインタフエース
１８がDATABUS 上にオペランドを設定するのに十分な時
間を保有した後に、バスコントローラ１４はデータスト
ローブ(Data-Strobe) 信号（＊ＤＳ）を実行に移し、DA
TABUS 上のオペランドが有効であるということを記憶装
置２０に知らせる。
【００２２】アドレス−ストローブ(Address-Strobe)
（＊ＡＳ）を受信すると、記憶装置２０はADDRESSBUS上
のアドレスを復号化(decode)する。もしもそのアドレス
がその特定の記憶装置２０に対するアドレス範囲内にあ
ることが決定されると、記憶装置２０はオペランドをラ
ツチするための準備をするであろう。このことを最もよ
く促進するために、記憶装置２０はそのデータポートを
DATABUS に接続させているので、記憶装置２０のデータ
ポートの高位バイト(high order byte) （００）は下記
のようにDATABUS の高位バイト（Ｅ０）と整合化（アラ
イン)(align)されるであろう。即ち、
【００２３】
【表２】
【００２４】従つて、データストローブ(Data-Strobe)
（＊ＤＳ）を受信すると、記憶装置２０はすべてのオペ
ランドサイクルの第１バスサイクルの期間中にはオペラ
ンドの少なくとも高位部分を常にラツチすることができ
る。オペランドのそれぞれの部分を連続的に捕獲(caput
ure)した後に、記憶装置２０はオペランド転送に肯定応
答する(acknowledging)Data-transfer-and Size-ACKnow
ledge （データ転送およびサイズ肯定応答）信号（＊Ｄ
ＳＡＣＫ〔０：１〕）を提供するであろう。しかしなが
ら、更に＊ＤＳＡＣＫ信号はまた下記のようにその特定
の記憶装置２０のデータポートのサイズを表示する。即
ち、
【００２５】
【表３】 ＤＳＡＣＫ データポートの幅 ０１ ────────────────────── ００ （バスサイクル 未完了） ０１ ８ビツト １０ １６ビツト １１ ３２ビツト
【００２６】既知のオペランドサイズ(operand Size)
（Ｓ〔０：１〕）およびCURrent-ADdress （＊ＣＵＲＡ
Ｄ〔０：１〕）およびポートのサイズ（＊ＤＳＡＣＫ
〔０：１〕）を用いて、バスコントローラ１４は下記の
ようにまだ受信されていないオペランドの残りの部分が
もしあればそのサイズを決定できる。即ち、
【００２７】
【表４】
【００２８】
【表５】
【００２９】但し、ｘ＝＞ドントケア(don't care) ｉ＝＞バスサイクル 未完了 ｙ＝＞オペランドサイクル 完了 ｎ＝＞オペランドサイクル 未完了
【００３０】従つて、例えば、もしも記憶装置２０のポ
ートサイズがDATABUS のサイズと同じであるならば、或
いはまた、もしもオペランドのサイズが記憶装置２０の
ポートサイズより小さいか又はそれに等しいならば、バ
スコントローラ１４はオペランドのすべてが受信されオ
ペランドサイクルは終了されうるということを知るであ
ろう。この時に、もしも別のバスマスタ（図示されてい
ない）が通常バスの使用を待つている場合には、バスコ
ントローラ１４は＊ＴＲＩＳＴＡＴＥ（三値状態）信号
を実行に移し、アドレスバスインタフエース１６にアド
レスをADDRESSBUSから除去させるであろう。いずれにし
てもバスコントローラ１４はTristate-Data-Bus （三値
状態データバス）信号（＊ＴＳＤＳ）を実行に移し、デ
ータバスインタフエース１８にオペランドをDATABUS か
ら除去させるであろう。同時に、バスコントローラ１４
はOPerand-CYcle-COMplete（オペランドサイクル完了）
信号（ＯＰＣＹＣＯＭ）を実行に移し、ＣＰＵ１２に要
求されたオペランド書込が完了したことを知らせるであ
ろう。最後に、バスコントローラ１４はアドレスおよび
データストローブ(Address and Data Strobes)（＊ＡＳ
および＊ＤＳ）を否定することによつてバスサイクルを
終了させるであろう。それに応答して、記憶装置２０は
＊ＤＳＡＣＫ信号を撤回する（取り消す）(withdraw)で
あろう。この時に、通信バスはＣＰＵ１２又はシステム
内に存在する任意の他のバスマスタ（図示されていな
い）によつて再び使用可能になる。
【００３１】もしもオペランドサイクルを完了するため
に追加のバスサイクルが必要とされる場合には、バスコ
ントローラ１４は下記のように残りのオペランドのアド
レスの内の２つの低位ビツトＡ０およびＡ１を再計算す
るであろう。
【００３２】
【表６】
【００３３】但し、ｘ＝＞ドントケア(don't care) Ｐ＝＞バスサイクル 未完了 ｎ＝＞アドレスロールオーバ なし (no address roll
over) ｙ＝＞アドレスロールオーバ (address rollove
r)
【００３４】次にバスコントローラ１４はNeXT-Address
（次のアドレス）信号（ＮＸＴＡ〔０：１〕）をアドレ
スバスインタフエース１６へ与え新たな低位アドレスビ
ツトＡ０およびＡ１を表示するであろう。もしも通信バ
スが現在のオペランドサイクルの以前のバスサイクル以
来、別の相異なるバスマスタ（図示されていない）によ
つて使用されたとすると、バスコントローラ１４はアド
レス復元信号(Address-Restore signal)（ＡＲＥＳＴＯ
ＲＥ）を実行に移し、アドレスバスインタフエース１６
に対してもとのより高位のアドレスビツト（＊ＩＡＤ
〔２：３１〕）を復元(restore) し、しかし２つの新た
な低位アドレスビツト（ＮＸＴＡ〔０：１〕）を使用す
ることを要求する。他方、もしも新たなアドレスビツト
がロールオーバ(roll over) した場合には、バスコント
ローラ１４はINCrement-A2-through-A31信号（ＩＮＣＡ
２Ａ３１）を実行に移し、アドレスバスインタフエース
１６に対してもとのより高位のアドレスビツト（＊ＩＡ
Ｄ〔２：３１〕）を増分させかつその増分されたアドレ
スを２つの新たな低位アドレスビツト（ＮＸＴＡ〔０：
１〕）とともに使用することを要求する。この要求を予
期して、アドレスバスインタフエース１６はより高位の
アドレスビツトＡ２−Ａ３１をすでに増分してしまつて
いる。従つて、バスコントローラ１４は直ちにStart-Ne
XT-BUS-Cycle信号（ＳＮＸＴＢＣ）を実行に移し、アド
レスバスインタフエース１６に対して新たなアドレスを
用いて次のバスサイクルを開始することを要求する。こ
の時点以降、バスコントローラ１４は、上述したよう
に、アドレスバスインタフエース１６およびデータバス
インタフエース１８と協動する。もしも必要ならば、要
求されたオペランドの全部が受信されかつ記憶装置２０
にラツチされるまでこの順序（シーケンス）がくり返さ
れる。
【００３５】一般的に云つて、書込オペランドサイクル
はオペランドをバススレーブ(bus slave) に書込む任意
のバスマスタに関連して下記のように要約することがで
きる。即ち、
【００３６】バスマスタ １）読出／書込（ＲＷ）を書込にセツトする。 ２）ADDRESSBUS上のアドレスをドライブする。 ３）サイズ（Ｓ〔０：１〕）をドライブする。 ４）アドレスストローブ（＊ＡＳ）を実行する。 ５）DATABUS 上のオペランドバイトをドライブする。 ６）データストローブ（＊ＤＳ）を実行する。
【００３７】バススレーブ １）ADDRESSBUS上のアドレスを復号化する。 ２）DATABUS 上のオペランドバイトをラツチする。 ３）Data-transfer-and-Size-ACKnowledge（データ転送
およびサイズ肯定応答）（＊ＤＳＡＣＫ〔０：１〕）を
実行する。
【００３８】バスマスタ ７）データストローブ（＊ＤＳ）を否定する。 ８）アドレスストローブ（＊ＡＳ）を否定する。 ９）DATABUS からオペランドバイトを除去する。
【００３９】バススレーブ ４）Data-transfer-and-Size-ACKnowledge（データ転送
およびサイズ肯定応答）（＊ＤＳＡＣＫ〔０：１〕）を
否定する。
【００４０】バスマスタ １０）すべてのオペランドが受信されないと、アドレス
およびサイズを再計算し、１）へ戻る。 １１）さもなければ、オペランドサイクル完了。
【００４１】さてＣＰＵ１２がオペランド読取を要求し
たと仮定する。書込の場合と同様に、バスコントローラ
１４は再び簡潔にStart-OPerand-CYcle （オペランドサ
イクル開始）信号（ＳＯＰＣＹ）を実行し、アドレスバ
スインタフエース１６に対して内部アドレスバス＊ＩＡ
Ｂ上のオペランドアドレスをラツチするように指示す
る。同時に、バスコントローラ１４は（もしその時に実
行されていれば）三値状態信号＊ＴＲＩＳＴＡＴＥを否
定し、アドレスバスインタフエース１６をイネーブルに
してアドレス(Address) をADDRESSBUS上で記憶装置２０
へ転送できるようにする。バスコントローラ１４はまた
読出状態(Read state)においてＲＷ（読出／書込）を与
えるであろう。
【００４２】短時間の後に、バスコントローラ１４はア
ドレスストローブ信号＊ＡＳを記憶装置２０に実行し、
有効なオペランドアドレスがADDRESSBUS上にあることを
表示する。内部的には、バスコントローラ１４はData-b
us-Start-PreCHarGe（データバスプリチヤージ開始）信
号（ＤＳＰＣＨＧ）を実行し、データバスインタフエー
ス１８に対して内部データバスＩＤＢのプリチヤージを
開始することを指示する。更に加えて、バスコントロー
ラ１４は現在のオペランドサイズ（＊ＣＵＲＳ〔０：
１〕）、現在の低位アドレスビツト（ＤＡＴＡＡＤＤ
〔０：１〕）およびオペランド転送の現在の方向(direc
tion)(＊ＣＵＲＲＷ；ＣＵＲＲＷ）をデータバスインタ
フエース１８へ通過させる。
【００４３】アドレスストローブ信号＊ＡＳを受信する
と、記憶装置２０はADDRESSBUS上のアドレスを復号化す
る。もしもそのアドレスがその特定の記憶装置２０に対
するアドレス範囲内にあることが決定されるならば、記
憶装置２０はその特定の記憶装置２０のポートサイズに
対してできるだけ多くの要求されたオペランドをDATABU
S 上で与えるであろう。次に記憶装置２０はData-trans
fer-and-Size-ACKnowledge（データ転送およびサイズ肯
定応答）信号＊ＤＳＡＣＫを与え、要求されたオペラン
ド（或いは少なくともその一部分）がDATABUS 上で利用
可能なことを表示する。上記に説明したように、＊ＤＳ
ＡＣＫ記号はまたその特定の記憶装置２０のデータポー
トのサイズを表示する。
【００４４】ポートのサイズ（＊ＩＤＳＡＣＫ〔０：
１〕）、現在のオペランドサイズ（＊ＣＵＲＳ〔０：
１〕）およびアドレス（ＤＡＴＡＡＤＤ〔０：１〕）に
応じて、データバスインタフエース１８は下記のように
DATABUS のどのバイト（Ｅ〔０：３〕）が有効かを決定
することができる。即ち、
【００４５】
【表７】
【００４６】現在のオペランドサイズ（＊ＣＵＲＳ
〔０：１〕）および現在のオペランドアドレス（ＤＡＴ
ＡＡＤＤ〔０：１〕）に応じて、データバスインタフエ
ース１８は上述したようにDATABUS 上の有効なバイト(v
alid bytes) を内部データバスＩＤＢの適当なバイトに
結合させる。現在のオペランドサイズ（Ｓ〔０：１〕）
だけを用いて、バスコントローラ１４は次にData-Bus-I
N-put:Latch-Byte（データバス入力：ラツチバイト）信
号（ＤＢＩＮＬＢ〔０：３〕）を与え、下記のように内
部データバスＩＤＢのどのバイト（Ｉ〔０：３〕）が有
効かを示すことができる。即ち、
【００４７】
【表８】
【００４８】データバス入力ラツチバイト信号ＤＢＩＮ
ＬＢに応答して、ＣＰＵ１２はＩＤＢ上でデータバスイ
ンタフエース１８によつて与えられた有効なバイトを適
当な宛先レジスタ(destination register)（図示されて
いない）にラツチするであろう。
【００４９】現在のオペランドサイズ（Ｓ〔０：１〕）
およびアドレス（＊ＣＵＲＡＤ〔０：１〕）およびポー
トのサイズ（＊ＤＳＡＣＫ〔０：１〕）を用いて、バス
コントローラ１４は、書込の場合に上述したのと同じよ
うな方法で、要求されたオペランドのうちのどれほど多
くが残つていて記憶装置２０によつて与えられるかを決
定することができる。従つて、例えば、もしも記憶装置
２０のポートサイズがDATABUS のサイズと同じである
か、又はもしもオペランドのサイズが記憶装置２０のポ
ートサイズより小さいか又はそれと等しい場合には、バ
スコントローラ１４はオペランドのすべてが受信されか
つオペランドサイクルを終了させることができるという
ことを知るであろう。この場合において、バスコントロ
ーラ１４はアドレスストローブ信号＊ＡＳおよびデータ
ストローブ信号＊ＤＳを否定することによつてバスサイ
クルを終了させるであろう。同時に、バスコントローラ
１４はTriState-Data-Bus （三値状態データバス）信号
＊ＴＳＤＢを実行し、データバスインタフエース１８を
強制的にDATABUS から分離するようにさせる(decoupl
e)。バスコントローラ１４はまたデータバス入力ラツチ
バイト信号ＤＢＩＮＬＢを除去し、次にオペランドサイ
クル終了(OPerand-CYcle-COMplete)信号ＯＰＣＹＣＯＭ
を実行し、ＣＰＵ１２に対して要求されたオペランド読
出が完了したことを知らせるであろう。短時間の後に、
もしも別のバスマスタ（図示されていない）が通信バス
の使用を要求した場合には、バスコントローラ１４は三
値状態信号＊ＴＲＩＳＴＡＴＥを実行し、アドレスバス
インタフエース１６に対して強制的にアドレスをADDRES
SBUSから除去させるであろう。アドレスストローブ信号
＊ＡＳおよびデータストローブ信号＊ＤＳの否定に応答
して、記憶装置２０はオペランドバイトをDATABUS から
撤回し（取り消し）、次にデータ転送およびサイズ肯定
応答(Data-transfer-and-Size-ACKnowledge)信号＊ＤＳ
ＡＣＫを終了させるであろう。この時点において、通信
バスはＣＰＵ１２又はシステム内に存在するかもしれな
い任意の他のバスマスタ（図示されていない）によつて
再び使用できるようになる。
【００５０】もしもオペランドサイクルを完了させるた
めに追加のバスサイクルが必要とされる場合には、バス
コントローラ１４は上述したように残つているオペラン
ドのアドレスの２つの低位ビツトＡ０およびＡ１を再計
算するであろう。次にバスコントローラ１４はアドレス
バスインタフエース１６に対して新たな低位アドレスビ
ツトＡ０およびＡ１（ＮＸＴＡ〔０：１〕）を与えるで
あろう。もしも通信バスが現在のオペランドサイクルの
以前のバスサイクル以来、別のバスマスタ（図示されて
いない）によつて使用された場合には、バスコントロー
ラ１４はARESTOREを実行し、アドレスバスインタフエー
スに対してもとのより高位のアドレスビツト（＊ＩＡＤ
〔２：３１〕）を復元する(restore) が、２つの新たな
低位アドレスビツト（ＮＸＴＡ〔０：１〕）を使用する
ことを要求するであろう。他方、もしも新たなアドレス
ビツトがロールオーバ(roll over) してしまつている場
合には、バスコントローラ１４はＩＮＣＡ２Ａ３１(INC
rement-A2-through-A31)を実行し、アドレスバスイン
タフエース１６に対してもとのより高位のアドレスビツ
ト（＊ＩＡＤ〔２：３１〕）を増分させ、その結果生じ
たアドレスを２つの新たな低位アドレスビツト（ＮＸＴ
Ａ〔０：１〕）とともに用いることを要求するであろ
う。上記に示したように、アドレスバスインタフエース
１６はこの要求を予期してより高位のアドレスビツトＡ
２−Ａ３１をすでに増分させてしまつている。従つて、
バスコントローラ１４は直ちに（ＳＮＸＴＢＣ）を実行
し、アドレスバスインタフエース１６に対して新たなア
ドレスを用いて次のバスサイクルを開始することを要求
することができる。この時点以降、バスコントローラ１
４は上述したようにアドレスバスインタフエース１６お
よびデータバスインタフエース１８と協動する。もしも
必要ならば、要求されたオペランドのすべてが受信さ
れ、ＣＰＵ１２にラツチされるまでこの順序はくり返さ
れる。
【００５１】一般的に云うと、読取サイクルはバススレ
ーブからオペランドを読取る任意のバスマスタに関連し
て下記のように要約することができる。即ち、
【００５２】バスマスタ １）読取／書込を読取にセツトする。 ２）ADDRESSBUS上にアドレスをドライブする。 ３）サイズ（Ｓ〔０：１〕）をドライブする。 ４）アドレスストローブ（＊ＡＳ）を実行する。 ５）データストローブ（＊ＤＳ）を実行する。
【００５３】バススレーブ １）ADDRESSBUS上のアドレスを復号化する。 ２）DATABUS 上のオペランドバイトをドライブする。 ３）Data-transfer-and-Size-ACKnowledge（データ転送
およびサイズ肯定応答）（＊ＤＳＡＣＫ〔０：１〕）を
実行する。
【００５４】バスマスタ ６）オペランドバイトをレジスタにラツチする。 ７）データストローブ（＊ＤＳ）を否定する。 ８）アドレスストローブ（＊ＡＳ）を否定する。
【００５５】バススレーブ ４）オペランドバイトをDATABUS から除去する。 ５）Data-transfer-and-Size-ACKnowledge（データ転送
およびサイズ肯定応答）（＊ＤＳＡＣＫ〔０：１〕）を
否定する。
【００５６】バスマスタ ９）もしもすべてのオペランドバイトが受信されていな
い場合には、アドレスおよびサイズを再計算し１）へ戻
る。 １０）さもなければ、オペランドサイクルは完了する。
【００５７】図２に示されているように、アドレスバス
インタフエース１６の好ましい実施例はＡ０Ａ１インタ
フエース２２、Ａ２Ａ１６インタフエース２４およびＡ
１７Ａ３１インタフエース２６から成り立つている。図
３から明らかなように、Ａ０Ａ１インタフエース２２は
ADDress RESTore （アドレス復元）２８、Ａ０インタフ
エース３０およびＡ０インタフエース３０と同等のＡ１
インタフエース３２からなる。ＡＤＤＲＥＳＴ(ADDress
RESTore) ２８およびＡ０インタフエース３０の詳細な
模式図はそれぞれ図４および図５に図示されている。図
６に示されているように、Ａ２Ａ１６インタフエース２
４はそれぞれＡ２−Ａ１６インタフエース３４〜６２か
ら成り立つている。同様に、図７に示されているように
Ａ１７Ａ３１インタフエース２６はそれぞれＡ１７〜Ａ
３１インタフエース６４〜９２から成り立つている。Ａ
２インタフエース３４の詳細な模式図が図８に図示され
ている。Ａ４、Ａ６、Ａ８、Ａ１０、Ａ１２、Ａ１４、
Ａ１６、Ａ１８、Ａ２０、Ａ２２、Ａ２４、Ａ２６、Ａ
２８およびＡ３０インタフエースはそれぞれ３８、４
２、４６、５０、５４、５８、６２、６６、７０、７
４、７８、８２、８６および９０に対応しており、それ
ぞれ図８と同等である。同様に、Ａ３インタフエース３
６の詳細な模式図が図９に図示されている。Ａ５、Ａ
７、Ａ９、Ａ１１、Ａ１３、Ａ１５、Ａ１７、Ａ１９、
Ａ２１、Ａ２３、Ａ２５、Ａ２７、Ａ２９およびＡ３１
インタフエースはそれぞれ４０、４４、４８、５２、５
６、６０、６４、６８、７２、７６、８０、８４、８８
および９２に対応しておりそれぞれ図９と同等である。
【００５８】図１０に図示されているように、データバ
スインタフエース１８の好ましい実施例はInternal Dat
a Bus PreCHarGe （内部データバスプリチヤージ）（Ｉ
ＤＢＰＣＨＧ）９４、INPUT ENable（入力イネーブル）
（ＩＮＰＵＴＥＮ）９６、Ｄ０〜Ｄ７インタフエース９
８、Ｄ８〜Ｄ１５インタフエース１００、Ｄ１６〜Ｄ２
３インタフエース１０２およびＤ２４〜Ｄ３１インタフ
エース１０４から成り立つている。ＩＤＢＰＣＨＧ９４
の詳細な模式図は図１１に図示されている。ＩＮＰＵＴ
ＥＮ９６の詳細な模式図は図１２および図１３に図示さ
れている。図１４から明らかなように、Ｄ０〜Ｄ７イン
タフエース９８はＤ０〜Ｄ７ConTroL （制御部）（Ｄ０
７ＣＴＬ）１０６およびＤ０〜Ｄ７インタフエース１０
８〜１２２からそれぞれ成り立つている。Ｄ０７ＣＴＬ
１０６の詳細な模式図は図１５に図示されている。図１
６から明らかなように、Ｄ８〜Ｄ１５インタフエース１
００はＤ８〜Ｄ２３ConTroL （制御部）（Ｄ８２３ＣＴ
Ｌ）１２４およびＤ８〜Ｄ１５インタフエース１２６〜
１４０からそれぞれ成り立つている。図１７に図示され
ているように、Ｄ８２３ＣＴＬ１２４はＤ８〜Ｄ１５Co
nTroL （制御部）（Ｄ８１５ＣＴＬ）１４２およびＤ１
６〜Ｄ２３ConTroL （制御部）（Ｄ１６２３ＣＴＬ）１
４４から成り立つている。Ｄ８１５ＣＴＬ１４２の詳細
な模式図は図１８に図示されている。Ｄ１６２３ＣＴＬ
１４４の詳細な模式図は図１９に図示されている。図２
０から明らかなように、Ｄ１６〜Ｄ２３インタフエース
１０２はＤ１６〜Ｄ２３インタフエース１４６〜１６０
からそれぞれ成り立つている。図２１から明らかなよう
に、Ｄ２４〜Ｄ３１インタフエース１０４はＤ２４〜Ｄ
３１ConTroL （制御部）（Ｄ２４３１ＣＴＬ）１６２お
よびＤ２４〜Ｄ３１インタフエース１６４〜１７８から
それぞれ成り立つている。Ｄ３１インタフエース１７８
の詳細な模式図は図２２に図示されており、Ｄ０〜Ｄ３
０インタフエース１０８〜１２２、１２６〜１４０、１
４６〜１６０および１６４〜１７６はそれぞれ同等であ
る。Ｄ２４３１ＣＴＬ１６２の詳細な模式図は図２３に
図示されている。
【００５９】図２４に図示されているように、バスコン
トローラ１４はＳＩＺＥ（サイズ）回路１８、Byte LAT
CH enable circuit （バイトラツチイネーブル回路）
（ＢＬＡＴＣＨ）１８２、NeXT ADDress generater（次
のアドレス発生器）（ＮＸＴ−ＡＤＤ）１８４、DATA A
DDress buffer （データアドレスバツフア）（ＤＡＴＡ
−ＡＤＤ）１８６およびMICRO SEQUencer （マイクロシ
ーケンサ）（ＭＩＣＲＯＳＥＱＵ）１８８から成り立つ
ている。ＳＩＺＥ回路１８０の詳細な模式図は図２５に
図示されている。ＢＬＡＴＣＨ１８２の詳細な模式図は
図２６に図示されている。ＮＸＴ−ＡＤＤ発生器１８４
の詳細な模式図は図２７に図示されている。ＤＡＴＡ−
ＡＤＤバツフア１８６の詳細な模式図は図２８に図示さ
れている。図２９から明らかなように、MICRO-SEQUence
r １８８はData Size Input SYNCHronizer（データサイ
ズ入力シンクロナイザ）（ＤＳＩＳＹＮＣＨ）１９０、
TERMination ConTrol （終了制御部）１９２、STATe Co
nTroL （状態制御部）１９４およびSTroBe Bus Cycle c
ontrol（ストローブバスサイクル制御部）（ＳＴＢＢ
Ｃ）１９６から成り立つている。ＤＳＩＳＹＮＣＨ１９
０の詳細な模式図は図３０に図示されている。ＴＥＲＭ
ＣＴＬ１９２の詳細な模式図は図３１に図示されてい
る。ＳＴＡＴＣＴＬ１９４の詳細な模式図は図３２に図
示されている。ＳＴＢＢＣ１９６の詳細な模式図は図３
３に図示されている。
【００６０】当業者には明らかなように、ＣＰＵ１２は
多数の周知の形式のうちのどの形式のものを採用しても
よい。例えば、ＣＰＵ１２は米国特許第4,325,121 号明
細書において記載されているＣＰＵに沿つて構成されて
いてもよい。他方、バスコントローラ１４、アドレスバ
スインタフエース１６およびデータバスインタフエース
１８は、ダイレクトメモリアクセスコントローラ(direc
t memory access controller) などのようなバスマスタ
の他の周知の形式のうちの任意の形式に対するオペラン
ドサイクルを実行するように容易に適合させることも可
能である。同様に、記憶装置２０はメモリデバイスとし
て記載されているが、本発明は周辺制御装置などのよう
なバススレーブの他の周知の形式のうちの任意の形式に
も容易に適合できるように構成されている。更に、複数
の異なる種類のバススレーブを一緒に用いて復号化され
た記憶装置２０を構成してもよい。このようなシステム
においては、特定のオペランド転送は２つのこのような
異なるバススレーブ間のアドレス変換にまたがる(sPan)
ことも全く可能である。システム構成に応じて、これら
のバススレーブのデータポートサイズは相異なつていて
もよい。しかしながら、バスコントローラ１４はバスサ
イクルごとに(on a bus cycle by bus cyclebasis) オ
ペランドアラインメント（整合）、アドレスおよび残余
サイズを再計算することから、たとえ報告されたポート
サイズが各バスサイクルに対して異つていても、オペラ
ンド転送はなおも正しく行われるであろう。従つて、バ
スコントローラ１４はサイクルごとに通信バスのサイジ
ングを動的に(dynamically) 行うことが完全に可能であ
る。
【図面の簡単な説明】
【図１】図１は本発明によつて構成されたバスコントロ
ーラを有するデータプロセツサのブロツク図である。
【図２】図２は図１のデータプロセツサのアドレスバス
インタフエースのブロツク図である。
【図３】図３は図２のアドレスバスインタフエースのＡ
０およびＡ１インタフエースのブロツク図である。
【図４】図４は図３のＡ０／Ａ１インタフエースのアド
レス復元部分(address restoreportion) の詳細な概略
図である。
【図５】図５は図３のＡ０インタフエースの詳細な概略
図であり、Ａ１インタフエースも同じである。
【図６】図６は図２のアドレスバスインタフエースのＡ
２〜Ａ１６インタフエースのブロツク図である。
【図７】図７は図２のアドレスバスインタフエースのＡ
１７〜Ａ３２インタフエースのブロツク図である。
【図８】図８は図６のＡ２インタフエースの詳細な概略
図であり、Ａ４、Ａ６、Ａ８、Ａ１０、Ａ１２、Ａ１
４、Ａ１６、Ａ１８、Ａ２０、Ａ２２、Ａ２４、Ａ２
６、Ａ２８、Ａ３０およびＡ３２も同じである。
【図９】図９は図６のＡ３インタフエースの詳細な概略
図であり、Ａ５、Ａ７、Ａ９、Ａ１１、Ａ１３、Ａ１
５、Ａ１７、Ａ１９、Ａ２１、Ａ２３、Ａ２５、Ａ２
７、Ａ２９およびＡ３１も同じである。
【図１０】図１０は図１のデータプロセツサのデータバ
スインタフエースのブロツク図である。
【図１１】図１１は図１０のデータバスインタフエース
の内部データバスプリチヤージ部分の詳細な概略図であ
る。
【図１２】図１２は図１０のデータバスインタフエース
の入力イネーブル部分(input enable portion)の詳細な
概略図である。
【図１３】図１３は図１０のデータバスインタフエース
の入力イネーブル部分(input enable portion)の詳細な
概略図である。
【図１４】図１４は図１０のデータバスインタフエース
のＤ０〜Ｄ７インタフエースのブロツク図である。
【図１５】図１５は図１４のＤ０〜Ｄ７インタフエース
用の制御部の詳細な説明図である。
【図１６】図１６は図１０のデータバスインタフエース
のＤ８〜Ｄ１５インタフエースのブロツク図である。
【図１７】図１７は図１６のデータバスインタフエース
のＤ８〜Ｄ２３インタフエース用の制御部のブロツク図
である。
【図１８】図１８は図１７のデータバスインタフエース
のＤ８〜Ｄ１５インタフエース用の制御部の詳細な概略
図である。
【図１９】図１９は図１７のデータバスインタフエース
のＤ１６〜Ｄ２３インタフエース用の制御部の詳細な概
略図である。
【図２０】図２０は図１０のデータバスインタフエース
のＤ１６〜Ｄ２３インタフエースのブロツク図である。
【図２１】図２１は図１０のデータバスインタフエース
のＤ２４〜Ｄ３１インタフエースのブロツク図である。
【図２２】図２２は図２１のデータバスインタフエース
のＤ３１インタフエースの詳細な概略図であり、他のイ
ンタフエースＤ０〜Ｄ３０のすべては同じである。
【図２３】図２３は図２１のＤ２４〜Ｄ３１インタフエ
ースの制御部の詳細な概略図である。
【図２４】図２４は図１のデータプロセツサのバスコン
トローラのブロツク図である。
【図２５】図２５は図２４のバスコントローラのサイズ
制御部の詳細な概略図である。
【図２６】図２６は図２４のバスコントローラのバイト
ラツチ制御部(byte latch control)の詳細な概略図であ
る。
【図２７】図２７は図２４のバスコントローラの次のア
ドレス制御部の詳細な概略図である。
【図２８】図２８は図２４のバスコントローラのデータ
アドレスバツフアの詳細な概略図である。
【図２９】図２９は図２４のバスコントローラのマイク
ロシーケンサ(microsequencer)のブロツク図である。
【図３０】図３０は図２９のマイクロシーケンサのデー
タサイズ入力シンクロナイザ(synchronizer)の詳細な概
略図である。
【図３１】図３１は図２９のマイクロシーケンサの終了
制御部(termination control) の詳細な概略図である。
【図３２】図３２は図２９のマイクロシーケンサの状態
制御部(state control) の詳細な概略図である。
【図３３】図３３は図２９のマイクロシーケンサのスタ
ートバスサイクル制御部(start bus cycle control) の
詳細な概略図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タイジエン，ジエイムス エル アメリカ合衆国テキサス州78746，オース チン，ローズフインチ・トライアル，3423 番 (72)発明者 トンプソン，ロバート アール アメリカ合衆国テキサス州78759，オース チン，タウンシツプ・コウブ，11104番 (56)参考文献 特開 昭59−55525（ＪＰ，Ａ) 特開 昭59−91560（ＪＰ，Ａ) 特開 昭54−142950（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２種のサイズのオペランドに
    対して演算をし、最大のオペランドサイズ以上のバスポ
    ートサイズを有するデータプロセッサ（１０）であっ
    て：前記バスポートサイズと等幅のバスを用いて、前記
    のオペランドサイズのうちの１つに等しいバスポートを
    有するバススレーブとの間でオペランドを通信するため
    のバスコントローラ（１４，１８）を備え；該バスコン
    トローラは：前記バス上にストローブ信号を与えて、第
    １バスサイクルを開始する第１手段；転送すべきオペラ
    ンドのサイズを示すオペランドサイズ信号を前記バス上
    に与える第２手段；前記ストローブ信号に応答して前記
    バススレーブが発生した複数信号（ＤＳＡＣＫ０，ＤＳ
    ＡＣＫ１）をバスから受信する第３手段であって、該複
    数信号は、前記オペランドの少なくとも一部を成すデー
    タがバス上に存在していることを示し、かつ、当該バス
    スレーブのバスポートサイズを示すところの、第３手
    段；前記オペランドの少なくとも一部を成す前記データ
    をバスから受信する第４手段（１８）；前記オペランド
    が完全に通信されたか否かを決定する第５手段；追加的
    バスサイクルを選択的に開始するための第６手段であっ
    て、各追加的バスサイクルが前記のストローブ信号、オ
    ペランドサイズ信号および複数信号を有し、ストローブ
    信号によって各追加的バスサイクルが開始し、追加的バ
    スサイクルが前記オペランドが完全に通信されるまで続
    くところの、第６手段；ならびに前記第３手段により受
    信された前記複数信号に応答し、かつ、前記第４手段に
    より受信された前記データに応答して、前記第１のバス
    サイクルの終了を制御するための第７手段であって、追
    加的バスサイクルが要求された場合において各追加的バ
    スサイクルの終了を制御する第７手段；を備えることを
    特徴とする動的バスサイジングを有するデータプロセッ
    サ。
  2. 【請求項２】 請求項１記載のデータプロセッサであ
    り、さらに転送されるオペランドのサイズ、転送される
    オペランドのアドレスおよびバススレーブのバスポート
    サイズを考慮するための第８手段；から成るデータプロ
    セッサ。
  3. 【請求項３】 請求項１記載のデータプロセッサと他の
    データプロセッサを含む多重データプロセッサシステム
    であり：いずれかの追加的バスサイクルのためにもたら
    される前記オペランドサイズ信号が、転送するために残
    っているオペランドの部分のサイズを示し；前記第７手
    段がバスサイクル間においてオペランドの通信に選択的
    に割込み、前記他のデータプロセッサがバス制御を有し
    て代替バスマスターとして機能することを可能にする；
    ことを特徴とする多重データプロセッサシステム。
  4. 【請求項４】 請求項１記載のデータプロセッサであ
    り：いずれかの追加的バスサイクルのためにもたらされ
    る前記オペランドサイズ信号が、転送するために残って
    いるオペランドの部分のサイズを示し；前記第７手段が
    バスサイクル間においてオペランドの通信に選択的に割
    込み、当該データプロセッサがバス支配権を放棄するこ
    とを可能にする；ことを特徴とするデータプロセッサ。
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