JPH07200393A - データプロセッサ - Google Patents
データプロセッサInfo
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- JPH07200393A JPH07200393A JP6255943A JP25594394A JPH07200393A JP H07200393 A JPH07200393 A JP H07200393A JP 6255943 A JP6255943 A JP 6255943A JP 25594394 A JP25594394 A JP 25594394A JP H07200393 A JPH07200393 A JP H07200393A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
-
- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07D—HETEROCYCLIC COMPOUNDS
- C07D231/00—Heterocyclic compounds containing 1,2-diazole or hydrogenated 1,2-diazole rings
- C07D231/02—Heterocyclic compounds containing 1,2-diazole or hydrogenated 1,2-diazole rings not condensed with other rings
- C07D231/10—Heterocyclic compounds containing 1,2-diazole or hydrogenated 1,2-diazole rings not condensed with other rings having two or three double bonds between ring members or between ring members and non-ring members
- C07D231/12—Heterocyclic compounds containing 1,2-diazole or hydrogenated 1,2-diazole rings not condensed with other rings having two or three double bonds between ring members or between ring members and non-ring members with only hydrogen atoms, hydrocarbon or substituted hydrocarbon radicals, directly attached to ring carbon atoms
-
- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07D—HETEROCYCLIC COMPOUNDS
- C07D405/00—Heterocyclic compounds containing both one or more hetero rings having oxygen atoms as the only ring hetero atoms, and one or more rings having nitrogen as the only ring hetero atom
- C07D405/02—Heterocyclic compounds containing both one or more hetero rings having oxygen atoms as the only ring hetero atoms, and one or more rings having nitrogen as the only ring hetero atom containing two hetero rings
- C07D405/06—Heterocyclic compounds containing both one or more hetero rings having oxygen atoms as the only ring hetero atoms, and one or more rings having nitrogen as the only ring hetero atom containing two hetero rings linked by a carbon chain containing only aliphatic carbon atoms
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Abstract
(57)【要約】 （修正有）
【目的】 ポートサイズの公倍数である通信バスを用い
て、相異なるデータポートサイズを有する複数のシステ
ム資源のうちのいずれとも通信できる、動的バスサイジ
ングを有するバスコントローラ。 【構成】 特定のサイズのオペランドの転送を要求する
バスコントローラ１４からの信号に応答して、記憶装置
２０はサイズ信号を与え、要求された転送を扱うのに利
用できるデータポートのサイズを示す。転送されるオペ
ランドのサイズおよび記憶装置２０のデータポートのサ
イズに応じて、バスコントローラ１４はオペランドを完
全に転送するためにオペランド転送サイクルをいくつか
のバスサイクルに分割してもよい。このプロセスにおい
て、バスコントローラ１４はオペランドとデータポート
との間のアドレスミスアライメントを補償する。
て、相異なるデータポートサイズを有する複数のシステ
ム資源のうちのいずれとも通信できる、動的バスサイジ
ングを有するバスコントローラ。 【構成】 特定のサイズのオペランドの転送を要求する
バスコントローラ１４からの信号に応答して、記憶装置
２０はサイズ信号を与え、要求された転送を扱うのに利
用できるデータポートのサイズを示す。転送されるオペ
ランドのサイズおよび記憶装置２０のデータポートのサ
イズに応じて、バスコントローラ１４はオペランドを完
全に転送するためにオペランド転送サイクルをいくつか
のバスサイクルに分割してもよい。このプロセスにおい
て、バスコントローラ１４はオペランドとデータポート
との間のアドレスミスアライメントを補償する。
Description
【０００１】
【発明の分野】本発明は、一般的にはデータプロセツサ
に関するものであり、更に詳しく云うと相異なるデータ
ポートサイズ（ｄａｔａ ｐｏｒｔ ｓｉｚｅｓ）を有
するシステム資源（リソース）（ｒｅｓｏｕｒｃｅｓ）
と通信することができる動的バスサイジング（ｄｙｎａ
ｍｉｃ ｂｕｓ ｓｉｚｉｎｇ）を有するデータプロセ
ツサに関する。
に関するものであり、更に詳しく云うと相異なるデータ
ポートサイズ（ｄａｔａ ｐｏｒｔ ｓｉｚｅｓ）を有
するシステム資源（リソース）（ｒｅｓｏｕｒｃｅｓ）
と通信することができる動的バスサイジング（ｄｙｎａ
ｍｉｃ ｂｕｓ ｓｉｚｉｎｇ）を有するデータプロセ
ツサに関する。
【０００２】
【発明の背景】一般的に云うとデータプロセツサは同じ
通信バスを用いて相異なる種類のシステム資源（リソー
ス）のすべてと通信する。例えば、データプロセツサは
同じ通信バスを用いて一次（ｐｒｉｍａｒｙ）メモリと
二次（ｓｅｃｏｎｄａｒｙ）メモリの両方と通信する。
同様に、同じ通信バスが入出力制御装置（コントロー
ラ）およびそれと類似した装置と通信するために用いら
れるであろう。特定のシステムにおいてデータポートサ
イズの合わない（非互換性の）ために現存する共通の通
信バスを使用できない資源（リソース）と通信する必要
がある場合には、プロセツサのバスと資源（リソース）
のバスとの間のデータ転送をバツフアリング（緩衝）す
るためにインタフエースアダプタ（ｉｎｔｅｒｆａｃｅ
ａｄａｐｔｅｒ）を用いなければならない。システム
に対して追加回路を付加するのに加えて、インタフエー
スデバイスはデータプロセツサがそのような各々の転送
に対する特定の指令（ｓｐｅｃｉｆｉｃ ｄｉｒｅｃｔ
ｉｏｎ）を与えることを要求する。
通信バスを用いて相異なる種類のシステム資源（リソー
ス）のすべてと通信する。例えば、データプロセツサは
同じ通信バスを用いて一次（ｐｒｉｍａｒｙ）メモリと
二次（ｓｅｃｏｎｄａｒｙ）メモリの両方と通信する。
同様に、同じ通信バスが入出力制御装置（コントロー
ラ）およびそれと類似した装置と通信するために用いら
れるであろう。特定のシステムにおいてデータポートサ
イズの合わない（非互換性の）ために現存する共通の通
信バスを使用できない資源（リソース）と通信する必要
がある場合には、プロセツサのバスと資源（リソース）
のバスとの間のデータ転送をバツフアリング（緩衝）す
るためにインタフエースアダプタ（ｉｎｔｅｒｆａｃｅ
ａｄａｐｔｅｒ）を用いなければならない。システム
に対して追加回路を付加するのに加えて、インタフエー
スデバイスはデータプロセツサがそのような各々の転送
に対する特定の指令（ｓｐｅｃｉｆｉｃ ｄｉｒｅｃｔ
ｉｏｎ）を与えることを要求する。
【０００３】
【発明の要約】従つて、本発明の目的の１つは、ポート
サイズの公倍数である通信バスを用いて、相異なるデー
タポートサイズを有する複数のシステム資源（リソー
ス）のうちのいずれとも通信できるバスコントローラを
具備する動的バスサイジングを有するデータプロセツサ
を提供することである。
サイズの公倍数である通信バスを用いて、相異なるデー
タポートサイズを有する複数のシステム資源（リソー
ス）のうちのいずれとも通信できるバスコントローラを
具備する動的バスサイジングを有するデータプロセツサ
を提供することである。
【０００４】更に一般的に云うと、本発明の目的の１つ
は、ポートサイズの公倍数である通信バスを用いて、相
異なるデータポートサイズを有する複数の利用可能なバ
ススレーブのうちのいずれとも通信する任意のバスマス
タにおける能力を具えた動的バスサイジングを有するデ
ータプロセツサを提供することである。
は、ポートサイズの公倍数である通信バスを用いて、相
異なるデータポートサイズを有する複数の利用可能なバ
ススレーブのうちのいずれとも通信する任意のバスマス
タにおける能力を具えた動的バスサイジングを有するデ
ータプロセツサを提供することである。
【０００５】これらのおよびその他の目的は、相異なる
ポートサイズの各々を収容する（ａｃｃｏｍｏｄａｔ
ｅ）する大きさに決められている通信バスを用いて、複
数の相異なるデータポートサイズのうちの任意の１つを
有する記憶装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）と通
信するように適合されているデータプロセツサにおいて
達成される。好ましい形式においては、データプロセツ
サは、
ポートサイズの各々を収容する（ａｃｃｏｍｏｄａｔ
ｅ）する大きさに決められている通信バスを用いて、複
数の相異なるデータポートサイズのうちの任意の１つを
有する記憶装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）と通
信するように適合されているデータプロセツサにおいて
達成される。好ましい形式においては、データプロセツ
サは、
【０００６】記憶装置（ｓｔｏｒａｇｅ ｄｅｖｉｃ
ｅ）にストローブ信号を与え、通信バスを用いてオペラ
ンドが通信されることを表示する第１の論理回路と、
ｅ）にストローブ信号を与え、通信バスを用いてオペラ
ンドが通信されることを表示する第１の論理回路と、
【０００７】ストローブ信号に応答して記憶装置によつ
て与えられた肯定応答信号（ａｃｋｎｏｗｌｅｄｇｅ
ｓｉｇｎａｌ）を受信し、記憶装置が相異なるポートサ
イズのうちの選択された１つに対応する通信バスの一部
を用いてデータプロセツサとオペランドを通信する準備
ができていることを表示する第２の論理回路と、
て与えられた肯定応答信号（ａｃｋｎｏｗｌｅｄｇｅ
ｓｉｇｎａｌ）を受信し、記憶装置が相異なるポートサ
イズのうちの選択された１つに対応する通信バスの一部
を用いてデータプロセツサとオペランドを通信する準備
ができていることを表示する第２の論理回路と、
【０００８】選択されたポートサイズに対応する通信バ
スの部分を用いて、オペランドを完全に通信するのに必
要なだけ多数の選択されたポートサイズの装置（ｕｎｉ
ｔ）においてデータプロセツサと記憶装置との間でオペ
ランドを通信する第３の論理回路とを含む。
スの部分を用いて、オペランドを完全に通信するのに必
要なだけ多数の選択されたポートサイズの装置（ｕｎｉ
ｔ）においてデータプロセツサと記憶装置との間でオペ
ランドを通信する第３の論理回路とを含む。
【０００９】更に一般的な意味においては、本発明は相
異なるポートサイズの各々を収容する大きさに決められ
ている通信バスを用いて、複数の相異なるポートサイズ
のうちの任意の１つを有するバススレーブと通信するよ
うに任意のバスマスタを適合させるのに用いてもよい。
この一般的な形式においては、バスマスタは、
異なるポートサイズの各々を収容する大きさに決められ
ている通信バスを用いて、複数の相異なるポートサイズ
のうちの任意の１つを有するバススレーブと通信するよ
うに任意のバスマスタを適合させるのに用いてもよい。
この一般的な形式においては、バスマスタは、
【００１０】バススレーブにストローブ信号を与え、オ
ペランドが通信バスを用いて通信されることを表示する
第１の論理回路と、
ペランドが通信バスを用いて通信されることを表示する
第１の論理回路と、
【００１１】ストローブ信号に応答してバススレーブに
よつて与えられた肯定応答信号（ａｃｋｎｏｗｌｅｄｇ
ｅ ｓｉｇｎａｌ）を受信し、バススレーブが相異なる
ポートサイズのうちの選択された１つに対応する通信バ
スの一部を用いてバスマスタと通信する準備ができてい
ることを表示する第２の論理回路と、
よつて与えられた肯定応答信号（ａｃｋｎｏｗｌｅｄｇ
ｅ ｓｉｇｎａｌ）を受信し、バススレーブが相異なる
ポートサイズのうちの選択された１つに対応する通信バ
スの一部を用いてバスマスタと通信する準備ができてい
ることを表示する第２の論理回路と、
【００１２】選択されたポートサイズに対応する通信バ
スの部分を用いて、オぺランドを完全に通信するのに必
要なだけ多数の選択されたポートサイズの装置（ｕｎｉ
ｔ）においてバスマスタとバススレーブとの間でオペラ
ンドを通信する第３の論理回路とを含む。
スの部分を用いて、オぺランドを完全に通信するのに必
要なだけ多数の選択されたポートサイズの装置（ｕｎｉ
ｔ）においてバスマスタとバススレーブとの間でオペラ
ンドを通信する第３の論理回路とを含む。
【００１３】
【発明の概要】一定のサイズのオペランドについて動作
を行うように適合されたデータプロセツサにおいて、オ
ペランドサイズの約数でもよいデータポートを有する記
憶装置（２０）とオペランドを通するバスコントローラ
（１４）が具えられている。特定のサイズのオペランド
の転送を要求するバスコントローラ（１４）からの信号
に応答して、記憶装置（２０）はサイズ信号を与え、要
求された転送を扱うのに利用できるデータポートのサイ
ズを示す。転送されるオペランドのサイズおよび記憶装
置（２０）のデータポートのサイズに応じて、バスコン
トローラ（１４）はオペランドを完全に転送するために
オペランド転送サイクルをいくつかのバスサイクルに分
割してもよい。このプロセスにおいて、バスコントロー
ラ（１４）はオペランドとデータポートとの間のアドレ
スミスアライメントを補償する。個々のオペランドサイ
クルをオペランドサイクルを構成するいくつかのバスサ
イクルと区別するために、バスコントローラ（１４）は
各オペランドサイクルの第１バスサイクルの開始時にの
みオペランドサイクル開始サイクルを与える。
を行うように適合されたデータプロセツサにおいて、オ
ペランドサイズの約数でもよいデータポートを有する記
憶装置（２０）とオペランドを通するバスコントローラ
（１４）が具えられている。特定のサイズのオペランド
の転送を要求するバスコントローラ（１４）からの信号
に応答して、記憶装置（２０）はサイズ信号を与え、要
求された転送を扱うのに利用できるデータポートのサイ
ズを示す。転送されるオペランドのサイズおよび記憶装
置（２０）のデータポートのサイズに応じて、バスコン
トローラ（１４）はオペランドを完全に転送するために
オペランド転送サイクルをいくつかのバスサイクルに分
割してもよい。このプロセスにおいて、バスコントロー
ラ（１４）はオペランドとデータポートとの間のアドレ
スミスアライメントを補償する。個々のオペランドサイ
クルをオペランドサイクルを構成するいくつかのバスサ
イクルと区別するために、バスコントローラ（１４）は
各オペランドサイクルの第１バスサイクルの開始時にの
みオペランドサイクル開始サイクルを与える。
【００１４】
【発明の説明】図１には中央処理装置（ＣＰＵ）１２、
バスコントローラ１４、アドレスバスインタフエース１
６、データバスインタフエース１８および記憶装置（ｓ
ｔｏｒａｇｅ ｄｅｖｉｃｅ）２０を含むデータプロセ
ツサ１０が図示されている。一般的に云うと、ＣＰＵ１
２はユーザ指定順序の命令を実行し、それらの命令の各
々は１つ又は複数の１６ビツトワードからなる。これら
の命令の各々は適当な順序で記憶装置２０から読出され
なければならない。このような各命令を実行する過程に
おいて、ＣＰＵ１２は８ビツトバイト、１６ビツトワー
ド又は３２ビツトロング（ｌｏｎｇ）（長）ワードにつ
いて特定された動作を実行することを要求されるかもし
れない。これらのデータオペランドの大部分は記憶装置
２０から読出され、又は記憶装置２０に書込まれなけれ
ばならない。ロングワード動作（ｌｏｎｇ ｗｏｒｄ
ｏｐｅｒａｔｉｏｎ）に関して最適性能を保証するため
に、ＣＰＵ１２には３２ビツトデータポートが具えられ
ている。他方、記憶装置２０がＣＰＵ１２のデータポー
トよりも小さいデータポートを有することが有利（又は
不可避）であるかもしれない。たとえばこれらのポート
サイズが同じでも、ＣＰＵ１２によつて要求されるオペ
ランドは、その特定の記憶装置２０のデータポートと均
等に整合（アライン）（ａｌｉｇｎ）していない記憶装
置２０内のアドレスにある（ｒｅｓｉｄｅ）かもしれな
い。オペランドの不整合（ミスアライメント）（ｍｉｓ
ａｌｉｇｎｍｅｎｔ）即ちＣＰＵ１２および記憶装置２
０のポートサイズ間の何らかの不一致（ｍｉｓｍａｔｃ
ｈ）に関係なく、ＣＰＵ１２と記憶装置２０との間で要
求されたデータ又は命令オペランドを実際に転送する場
合にアドレスバスインタフエース１６およびデータバス
インタフエース１８の作業を調整することはバスコント
ローラ１４の責任である。
バスコントローラ１４、アドレスバスインタフエース１
６、データバスインタフエース１８および記憶装置（ｓ
ｔｏｒａｇｅ ｄｅｖｉｃｅ）２０を含むデータプロセ
ツサ１０が図示されている。一般的に云うと、ＣＰＵ１
２はユーザ指定順序の命令を実行し、それらの命令の各
々は１つ又は複数の１６ビツトワードからなる。これら
の命令の各々は適当な順序で記憶装置２０から読出され
なければならない。このような各命令を実行する過程に
おいて、ＣＰＵ１２は８ビツトバイト、１６ビツトワー
ド又は３２ビツトロング（ｌｏｎｇ）（長）ワードにつ
いて特定された動作を実行することを要求されるかもし
れない。これらのデータオペランドの大部分は記憶装置
２０から読出され、又は記憶装置２０に書込まれなけれ
ばならない。ロングワード動作（ｌｏｎｇ ｗｏｒｄ
ｏｐｅｒａｔｉｏｎ）に関して最適性能を保証するため
に、ＣＰＵ１２には３２ビツトデータポートが具えられ
ている。他方、記憶装置２０がＣＰＵ１２のデータポー
トよりも小さいデータポートを有することが有利（又は
不可避）であるかもしれない。たとえばこれらのポート
サイズが同じでも、ＣＰＵ１２によつて要求されるオペ
ランドは、その特定の記憶装置２０のデータポートと均
等に整合（アライン）（ａｌｉｇｎ）していない記憶装
置２０内のアドレスにある（ｒｅｓｉｄｅ）かもしれな
い。オペランドの不整合（ミスアライメント）（ｍｉｓ
ａｌｉｇｎｍｅｎｔ）即ちＣＰＵ１２および記憶装置２
０のポートサイズ間の何らかの不一致（ｍｉｓｍａｔｃ
ｈ）に関係なく、ＣＰＵ１２と記憶装置２０との間で要
求されたデータ又は命令オペランドを実際に転送する場
合にアドレスバスインタフエース１６およびデータバス
インタフエース１８の作業を調整することはバスコント
ローラ１４の責任である。
【００１５】一般的に云うと、ＣＰＵ１２はＯＰｅｒａ
ｔｉｏｎ−ＰＥＮＤｉｎｇ（動作依存）信号（ＯＰＰＥ
ＮＤ）をバスコントローラ１４に実行する（ａｓｓｅｒ
ｔ）することによつてオペランド転送を要求する。同時
に、ＣＰＵ１２はＲｅａｄ／Ｗｒｉｔｅ−ＲｅＱｕｅｓ
ｔ（読出／書込要求）信号（ＲＱＲＷ）を与えてオペラ
ンド転送の指示を表示し、ＲｅＱｕｅｓｔｅｄ−Ｓｉｚ
ｅ（要求されたサイズ）信号（＊ＲＱＳ〔０：１〕）を
与えて転送されるオペランドのサイズを表示する。ＣＰ
Ｕ１２はまた３２ビツトアドレス（Ａ〔０：３１〕）を
与え、オペランドはそのアドレスへ、又はそのアドレス
から３２ビツト内部アドレスバス（Ｉｎｔｅｒｎａｌ
Ａｄｄｒｅｓｓ Ｂｕｓ）（＊ＩＡＢ〔０：３１〕）上
に転送される。
ｔｉｏｎ−ＰＥＮＤｉｎｇ（動作依存）信号（ＯＰＰＥ
ＮＤ）をバスコントローラ１４に実行する（ａｓｓｅｒ
ｔ）することによつてオペランド転送を要求する。同時
に、ＣＰＵ１２はＲｅａｄ／Ｗｒｉｔｅ−ＲｅＱｕｅｓ
ｔ（読出／書込要求）信号（ＲＱＲＷ）を与えてオペラ
ンド転送の指示を表示し、ＲｅＱｕｅｓｔｅｄ−Ｓｉｚ
ｅ（要求されたサイズ）信号（＊ＲＱＳ〔０：１〕）を
与えて転送されるオペランドのサイズを表示する。ＣＰ
Ｕ１２はまた３２ビツトアドレス（Ａ〔０：３１〕）を
与え、オペランドはそのアドレスへ、又はそのアドレス
から３２ビツト内部アドレスバス（Ｉｎｔｅｒｎａｌ
Ａｄｄｒｅｓｓ Ｂｕｓ）（＊ＩＡＢ〔０：３１〕）上
に転送される。
【００１６】ここではＣＰＵ１２がオペランド書込み
（ｏｐｅｒａｎｄ ｗｒｉｔｅ）を要求した瞬間を仮定
すると、バスコントローラ１４は簡潔にＳｔａｒｔ−Ｏ
Ｐｅｒａｎｄ−ＣＹｃｌｅ（オペランドサイクル開始）
信号（ＳＯＰＣＹ）を実行に移し（ａｓｓｅｒｔ）アド
レスバスインタフエース１６に対しオペランドアドレス
を内部アドレスバス＊ＩＡＢ上でラツチするように指示
する。同時に、バスコントローラ１４は三値状態（ＴＲ
ＩＳＴＡＴＥ）信号（＊ＴＲＩＳＴＡＴＥ）を否定し、
アドレスバスインタフエース１６がそのアドレスを３２
ビツト外部アドレスバス（ＡＤＤＲＥＳＳＢＵＳ）上で
記憶装置２０に転送できるようにする。その後短時間の
後に、バスコントローラ１４はアドレスストローブ（Ａ
ｄｄｒｅｓｓ−Ｓｔｒｏｂｅ）信号（＊ＡＳ）を記憶装
置２０に実行し、有効なオペランドアドレスがＡＤＤＲ
ＥＳＳＢＵＳ上にあることを表示する。
（ｏｐｅｒａｎｄ ｗｒｉｔｅ）を要求した瞬間を仮定
すると、バスコントローラ１４は簡潔にＳｔａｒｔ−Ｏ
Ｐｅｒａｎｄ−ＣＹｃｌｅ（オペランドサイクル開始）
信号（ＳＯＰＣＹ）を実行に移し（ａｓｓｅｒｔ）アド
レスバスインタフエース１６に対しオペランドアドレス
を内部アドレスバス＊ＩＡＢ上でラツチするように指示
する。同時に、バスコントローラ１４は三値状態（ＴＲ
ＩＳＴＡＴＥ）信号（＊ＴＲＩＳＴＡＴＥ）を否定し、
アドレスバスインタフエース１６がそのアドレスを３２
ビツト外部アドレスバス（ＡＤＤＲＥＳＳＢＵＳ）上で
記憶装置２０に転送できるようにする。その後短時間の
後に、バスコントローラ１４はアドレスストローブ（Ａ
ｄｄｒｅｓｓ−Ｓｔｒｏｂｅ）信号（＊ＡＳ）を記憶装
置２０に実行し、有効なオペランドアドレスがＡＤＤＲ
ＥＳＳＢＵＳ上にあることを表示する。
【００１７】次にバスコントローラ１４はＤａｔａ−Ｏ
ｕｔｐｕｔ−Ｂｕｆｆｅｒ−ｔｏ−Ｉｎｔｅｒｎａｌ−
Ｄａｔａ−Ｂｕｓ（データ出力バツフアー内部データバ
ス）（ＤＯＢＩＤＢ）信号を実行に移し、ＣＰＵ１２に
対しオペランドを３２ビツト内部データバス（ＩＤＢ
〔０：３１〕）上でデータバスインタフエース１８へ与
えるように指示する。バスコントローラ１４はまたＤＡ
ＴＡＢＵＳ上に置かれるオペランドのサイズを表示する
ＣＵＲｒｅｎｔ−Ｓｉｚｅ（現在のサイズ）信号（＊Ｃ
ＵＲＳ〔０：１〕）と、ＡＤＤＲＥＳＳＢＵＳ上のアド
レスの２つの低位（ｌｏｗ ｏｒｄｅｒ）アドレスビツ
トＡ０およびＡ１に対応するＤＡＴＡ−ＡＤＤｒｅｓｓ
（データアドレス）信号（ＤＡＴＡＡＤＤ〔０：１〕）
と、及びＲＷ信号の現在の状態に対応するＣＵＲｒｅｎ
ｔ−Ｒｅａｄ／Ｗｒｉｔｅ（現在の読取／書込）信号
（＊ＣＵＲＲＷ；ＣＵＲＲＷ）信号をデータバスインタ
フエース１８に提供するであろう。
ｕｔｐｕｔ−Ｂｕｆｆｅｒ−ｔｏ−Ｉｎｔｅｒｎａｌ−
Ｄａｔａ−Ｂｕｓ（データ出力バツフアー内部データバ
ス）（ＤＯＢＩＤＢ）信号を実行に移し、ＣＰＵ１２に
対しオペランドを３２ビツト内部データバス（ＩＤＢ
〔０：３１〕）上でデータバスインタフエース１８へ与
えるように指示する。バスコントローラ１４はまたＤＡ
ＴＡＢＵＳ上に置かれるオペランドのサイズを表示する
ＣＵＲｒｅｎｔ−Ｓｉｚｅ（現在のサイズ）信号（＊Ｃ
ＵＲＳ〔０：１〕）と、ＡＤＤＲＥＳＳＢＵＳ上のアド
レスの２つの低位（ｌｏｗ ｏｒｄｅｒ）アドレスビツ
トＡ０およびＡ１に対応するＤＡＴＡ−ＡＤＤｒｅｓｓ
（データアドレス）信号（ＤＡＴＡＡＤＤ〔０：１〕）
と、及びＲＷ信号の現在の状態に対応するＣＵＲｒｅｎ
ｔ−Ｒｅａｄ／Ｗｒｉｔｅ（現在の読取／書込）信号
（＊ＣＵＲＲＷ；ＣＵＲＲＷ）信号をデータバスインタ
フエース１８に提供するであろう。
【００１８】図示されている形式において、ＩＤＢは４
バイトに区分されており、Ｉ０は内部データビツトＤ３
１〜Ｄ２４から成り立ち、Ｉ１は内部データビツトＤ２
３Ｄ１６から成り立ち、Ｉ２は内部データビツトＤ１５
〜Ｄ８から成り立ち、Ｉ３は内部データビツトＤ７〜Ｄ
０から成り立つている。転送されるオペランドのサイズ
に応じて、これらの内部バイトは外部データバスＤＡＴ
ＡＢＵＳに選択的に結合されなければならず、その外部
データバスＤＡＴＡＢＵＳもまた４バイトに区分されて
おり、Ｅ０は外部データビツトＤ３１〜Ｄ２４から成り
立ち、Ｅ１は外部データビツトＤ２３〜Ｄ１６から成り
立ち、Ｅ２は外部データビツトＤ１５〜Ｄ８から成り立
ち、Ｅ３は外部データビツトＤ７〜Ｄ０から成り立つて
いる。
バイトに区分されており、Ｉ０は内部データビツトＤ３
１〜Ｄ２４から成り立ち、Ｉ１は内部データビツトＤ２
３Ｄ１６から成り立ち、Ｉ２は内部データビツトＤ１５
〜Ｄ８から成り立ち、Ｉ３は内部データビツトＤ７〜Ｄ
０から成り立つている。転送されるオペランドのサイズ
に応じて、これらの内部バイトは外部データバスＤＡＴ
ＡＢＵＳに選択的に結合されなければならず、その外部
データバスＤＡＴＡＢＵＳもまた４バイトに区分されて
おり、Ｅ０は外部データビツトＤ３１〜Ｄ２４から成り
立ち、Ｅ１は外部データビツトＤ２３〜Ｄ１６から成り
立ち、Ｅ２は外部データビツトＤ１５〜Ｄ８から成り立
ち、Ｅ３は外部データビツトＤ７〜Ｄ０から成り立つて
いる。
【００１９】現在のオペランドサイズ（＊ＣＵＲＳ
〔０：１１〕）および現在のオペランドアドレス（ＤＡ
ＴＡＡＤＤ〔０：１〕）に応じて、データバスインタフ
エース１８はＩＡＢ上の利用できるバイトを下記のよう
にＤＡＴＡＢＵＳ上の適当なバイトに提供する。即ち、
〔０：１１〕）および現在のオペランドアドレス（ＤＡ
ＴＡＡＤＤ〔０：１〕）に応じて、データバスインタフ
エース１８はＩＡＢ上の利用できるバイトを下記のよう
にＤＡＴＡＢＵＳ上の適当なバイトに提供する。即ち、
【００２０】
【表１】
【００２１】但し、小文字の“ｉ”は要求された接続で
はなく便宜上の接続を示す。データバスインタフエース
１８がＤＡＴＡＢＵＳ上にオペランドを設定するのに十
分な時間を保有した後に、バスコントローラ１４はデー
タストローブ（Ｄａｔａ−Ｓｔｒｏｂｅ）信号（＊Ｄ
Ｓ）を実行に移し、ＤＡＴＡＢＵＳ上のオペランドが有
効であるということを記憶装置２０に知らせる。
はなく便宜上の接続を示す。データバスインタフエース
１８がＤＡＴＡＢＵＳ上にオペランドを設定するのに十
分な時間を保有した後に、バスコントローラ１４はデー
タストローブ（Ｄａｔａ−Ｓｔｒｏｂｅ）信号（＊Ｄ
Ｓ）を実行に移し、ＤＡＴＡＢＵＳ上のオペランドが有
効であるということを記憶装置２０に知らせる。
【００２２】アドレス−ストローブ（Ａｄｄｒｅｓｓ−
Ｓｔｒｏｂｅ）（＊ＡＳ）を受信すると、記憶装置２０
はＡＤＤＲＥＳＳＢＵＳ上のアドレスを復号化（ｄｅｃ
ｏｄｅ）する。もしもそのアドレスがその特定の記憶装
置２０に対するアドレス範囲内にあることが決定される
と、記憶装置２０はオペランドをラツチするための準備
をするであろう。このことを最もよく促進するために、
記憶装置２０はそのデータポートをＤＡＴＡＢＵＳに接
続させているので、記憶装置２０のデータポートの高位
バイト（ｈｉｇｈ ｏｒｄｅｒ ｂｙｔｅ）（００）は
下記のようにＤＡＴＡＢＵＳの高位バイト（Ｅ０）と整
合化（アライン）（ａｌｉｇｎ）されるであろう。即
ち、
Ｓｔｒｏｂｅ）（＊ＡＳ）を受信すると、記憶装置２０
はＡＤＤＲＥＳＳＢＵＳ上のアドレスを復号化（ｄｅｃ
ｏｄｅ）する。もしもそのアドレスがその特定の記憶装
置２０に対するアドレス範囲内にあることが決定される
と、記憶装置２０はオペランドをラツチするための準備
をするであろう。このことを最もよく促進するために、
記憶装置２０はそのデータポートをＤＡＴＡＢＵＳに接
続させているので、記憶装置２０のデータポートの高位
バイト（ｈｉｇｈ ｏｒｄｅｒ ｂｙｔｅ）（００）は
下記のようにＤＡＴＡＢＵＳの高位バイト（Ｅ０）と整
合化（アライン）（ａｌｉｇｎ）されるであろう。即
ち、
【００２３】
【表２】
【００２４】従つて、データストローブ（Ｄａｔａ−Ｓ
ｔｒｏｂｅ）（＊ＤＳ）を受信すると、記憶装置２０は
すべてのオペランドサイクルの第１バスサイクルの期間
中にはオペランドの少なくとも高位部分を常にラツチす
ることができる。オペランドのそれぞれの部分を連続的
に捕獲（ｃａｐｕｔｕｒｅ）した後に、記憶装置２０は
オペランド転送に肯定応答する（ａｃｋｎｏｗｌｅｄｇ
ｉｎｇ）Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ Ｓｉｚ
ｅ−ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ
肯定応答）信号（＊ＤＳＡＣＫ〔０：１〕）を提供する
であろう。しかしながら、更に＊ＤＳＡＣＫ信号はまた
下記のようにその特定の記憶装置２０のデータポートの
サイズを表示する。即ち、
ｔｒｏｂｅ）（＊ＤＳ）を受信すると、記憶装置２０は
すべてのオペランドサイクルの第１バスサイクルの期間
中にはオペランドの少なくとも高位部分を常にラツチす
ることができる。オペランドのそれぞれの部分を連続的
に捕獲（ｃａｐｕｔｕｒｅ）した後に、記憶装置２０は
オペランド転送に肯定応答する（ａｃｋｎｏｗｌｅｄｇ
ｉｎｇ）Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ Ｓｉｚ
ｅ−ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ
肯定応答）信号（＊ＤＳＡＣＫ〔０：１〕）を提供する
であろう。しかしながら、更に＊ＤＳＡＣＫ信号はまた
下記のようにその特定の記憶装置２０のデータポートの
サイズを表示する。即ち、
【００２５】
【表３】
【００２６】既知のオペランドサイズ（ｏｐｅｒａｎｄ
Ｓｉｚｅ）（Ｓ〔０：１〕）およびＣＵＲｒｅｎｔ−
ＡＤｄｒｅｓｓ（＊ＣＵＲＡＤ〔０：１〕）およびポー
トのサイズ（＊ＤＳＡＣＫ〔０：１〕）を用いて、バス
コントローラ１４は下記のようにまだ受信されていない
オペランドの残りの部分がもしあればそのサイズを決定
できる。即ち、
Ｓｉｚｅ）（Ｓ〔０：１〕）およびＣＵＲｒｅｎｔ−
ＡＤｄｒｅｓｓ（＊ＣＵＲＡＤ〔０：１〕）およびポー
トのサイズ（＊ＤＳＡＣＫ〔０：１〕）を用いて、バス
コントローラ１４は下記のようにまだ受信されていない
オペランドの残りの部分がもしあればそのサイズを決定
できる。即ち、
【００２７】
【表４】
【００２８】
【表５】
【００２９】 但し、Ｘ＝＞ドントケア（ｄｏｎ’ｔ ｃａｒｅ） ｉ＝＞バスサイクル 未完了 ｙ＝＞オペランドサイクル 完了 ｎ＝＞オペランドサイクル 未完了
【００３０】従つて、例えば、もしも記憶装置２０のポ
ートサイズがＤＡＴＡＢＵＳのサイズと同じであるなら
ば、或いはまた、もしもオペランドのサイズが記憶装置
２０のポートサイズより小さいか又はそれに等しいなら
ば、バスコントローラ１４はオペランドのすべてが受信
されオペランドサイクルは終了されうるということを知
るであろう。この時に、もしも別のバスマスタ（図示さ
れていない）が通常バスの使用を待つている場合には、
バスコントローラ１４は＊ＴＲＩＳＴＡＴＥ（三値状
態）信号を実行に移し、アドレスバスインタフエース１
６にアドレスをＡＤＤＲＥＳＳＢＵＳから除去させるで
あろう。いずれにしてもバスコントローラ１４はＴｒｉ
ｓｔａｔｅ−Ｄａｔａ−Ｂｕｓ（三値状態データバス）
信号（＊ＴＳＤＳ）を実行に移し、データバスインタフ
エース１８にオペランドをＤＡＴＡＢＵＳから除去させ
るであろう。同時に、バスコントローラ１４はＯＰｅｒ
ａｎｄ−ＣＹｃｌｅ−ＣＯＭｐｌｅｔｅ（オペランドサ
イクル完了）信号（ＯＰＣＹＣＯＭ）を実行に移し、Ｃ
ＰＵ１２に要求されたオペランド書込が完了したことを
知らせるであろう。最後に、バスコントローラ１４はア
ドレスおよびデータストローブ（Ａｄｄｒｅｓｓ ａｎ
ｄ Ｄａｔａ Ｓｔｒｏｂｅｓ）（＊ＡＳおよび＊Ｄ
Ｓ）を否定することによつてバスサイクルを終了させる
であろう。それに応答して、記憶装置２０は＊ＤＳＡＣ
Ｋ信号を撤回する（取り消す）（Ｗｉｔｈｄｒａｗ）で
あろう。この時に、通信バスはＣＰＵ１２又はシステム
内に存在する任意の他のバスマスタ（図示されていな
い）によつて再び使用可能になる。
ートサイズがＤＡＴＡＢＵＳのサイズと同じであるなら
ば、或いはまた、もしもオペランドのサイズが記憶装置
２０のポートサイズより小さいか又はそれに等しいなら
ば、バスコントローラ１４はオペランドのすべてが受信
されオペランドサイクルは終了されうるということを知
るであろう。この時に、もしも別のバスマスタ（図示さ
れていない）が通常バスの使用を待つている場合には、
バスコントローラ１４は＊ＴＲＩＳＴＡＴＥ（三値状
態）信号を実行に移し、アドレスバスインタフエース１
６にアドレスをＡＤＤＲＥＳＳＢＵＳから除去させるで
あろう。いずれにしてもバスコントローラ１４はＴｒｉ
ｓｔａｔｅ−Ｄａｔａ−Ｂｕｓ（三値状態データバス）
信号（＊ＴＳＤＳ）を実行に移し、データバスインタフ
エース１８にオペランドをＤＡＴＡＢＵＳから除去させ
るであろう。同時に、バスコントローラ１４はＯＰｅｒ
ａｎｄ−ＣＹｃｌｅ−ＣＯＭｐｌｅｔｅ（オペランドサ
イクル完了）信号（ＯＰＣＹＣＯＭ）を実行に移し、Ｃ
ＰＵ１２に要求されたオペランド書込が完了したことを
知らせるであろう。最後に、バスコントローラ１４はア
ドレスおよびデータストローブ（Ａｄｄｒｅｓｓ ａｎ
ｄ Ｄａｔａ Ｓｔｒｏｂｅｓ）（＊ＡＳおよび＊Ｄ
Ｓ）を否定することによつてバスサイクルを終了させる
であろう。それに応答して、記憶装置２０は＊ＤＳＡＣ
Ｋ信号を撤回する（取り消す）（Ｗｉｔｈｄｒａｗ）で
あろう。この時に、通信バスはＣＰＵ１２又はシステム
内に存在する任意の他のバスマスタ（図示されていな
い）によつて再び使用可能になる。
【００３１】もしもオペランドサイクルを完了するため
に追加のバスサイクルが必要とされる場合には、バスコ
ントローラ１４は下記のように残りのオペランドのアド
レスの内の２つの低位ビツトＡ０およびＡ１を再計算す
るであろう。
に追加のバスサイクルが必要とされる場合には、バスコ
ントローラ１４は下記のように残りのオペランドのアド
レスの内の２つの低位ビツトＡ０およびＡ１を再計算す
るであろう。
【００３２】
【表６】
【００３３】 但し、Ｘ＝＞ドントケア（ｄｏｎ’ｔ ｃａｒｅ） Ｐ＝＞バスサイクル 未完了 ｎ＝＞アドレスロールオーバ なし （ｎｏ ａｄｄｒ
ｅｓｓ ｒｏｌｌｏｖｅｒ） ｙ＝＞アドレスロールオーバ （ａｄｄｒｅｓｓ
ｒｏｌｌｏｖｅｒ）
ｅｓｓ ｒｏｌｌｏｖｅｒ） ｙ＝＞アドレスロールオーバ （ａｄｄｒｅｓｓ
ｒｏｌｌｏｖｅｒ）
【００３４】次にバスコントローラ１４はＮｅＸＴ−Ａ
ｄｄｒｅｓｓ（次のアドレス）信号（ＮＸＴＡ〔０：
１〕）をアドレスバスインタフエース１６へ与え新たな
低位アドレスビツトＡ０およびＡ１を表示するであろ
う。もしも通信バスが現在のオペランドサイクルの以前
のバスサイクル以来、別の相異なるバスマスタ（図示さ
れていない）によつて使用されたとすると、バスコント
ローラ１４はアドレス復元信号（Ａｄｄｒｅｓｓ−Ｒｅ
ｓｔｏｒｅ Ｓｉｇｎａｌ）（ＡＲＥＳＴＯＲＥ）を実
行に移し、アドレスバスインタフエース１６に対しても
とのより高位のアドレスビツト（＊ＩＡＤ〔２：３
１〕）を復元（ｒｅｓｔｏｒｅ）し、しかし２つの新た
な低位アドレスビツト（ＮＸＴＡ〔０：１〕）を使用す
ることを要求する。他方、もしも新たなアドレスビツト
がロールオーバ（ｒｏｌｌ ｏｖｅｒ）した場合には、
バスコントローラ１４はＩＮＣｒｅｍｅｎｔ−Ａ２−ｔ
ｈｒｏｕｇｈ−Ａ３１信号（ＩＮＣＡ２Ａ３１）を実行
に移し、アドレスバスインタフエース１６に対してもと
のより高位のアドレスビツト（＊ＩＡＤ〔２：３１〕）
を増分させかつその増分されたアドレスを２つの新たな
低位アドレスビツト（ＮＸＴＡ〔０：１〕）とともに使
用することを要求する。この要求を予期して、アドレス
バスインタフエース１６はより高位のアドレスビツトＡ
２−Ａ３１をすでに増分してしまつている。従つて、バ
スコントローラ１４は直ちにＳｔａｒｔ−ＮｅＸＴ−Ｂ
ＵＳ−Ｃｙｃｌｅ信号（ＳＮＸＴＢＣ）を実行に移し、
アドレスバスインタフエース１６に対して新たなアドレ
スを用いて次のバスサイクルを開始することを要求す
る。この時点以降、バスコントローラ１４は、上述した
ように、アドレスバスインタフエース１６およびデータ
バスインタフエース１８と協動する。もしも必要なら
ば、要求されたオペランドの全部が受信されかつ記憶装
置２０にラツチされるまでこの順序（シーケンス）がく
り返される。
ｄｄｒｅｓｓ（次のアドレス）信号（ＮＸＴＡ〔０：
１〕）をアドレスバスインタフエース１６へ与え新たな
低位アドレスビツトＡ０およびＡ１を表示するであろ
う。もしも通信バスが現在のオペランドサイクルの以前
のバスサイクル以来、別の相異なるバスマスタ（図示さ
れていない）によつて使用されたとすると、バスコント
ローラ１４はアドレス復元信号（Ａｄｄｒｅｓｓ−Ｒｅ
ｓｔｏｒｅ Ｓｉｇｎａｌ）（ＡＲＥＳＴＯＲＥ）を実
行に移し、アドレスバスインタフエース１６に対しても
とのより高位のアドレスビツト（＊ＩＡＤ〔２：３
１〕）を復元（ｒｅｓｔｏｒｅ）し、しかし２つの新た
な低位アドレスビツト（ＮＸＴＡ〔０：１〕）を使用す
ることを要求する。他方、もしも新たなアドレスビツト
がロールオーバ（ｒｏｌｌ ｏｖｅｒ）した場合には、
バスコントローラ１４はＩＮＣｒｅｍｅｎｔ−Ａ２−ｔ
ｈｒｏｕｇｈ−Ａ３１信号（ＩＮＣＡ２Ａ３１）を実行
に移し、アドレスバスインタフエース１６に対してもと
のより高位のアドレスビツト（＊ＩＡＤ〔２：３１〕）
を増分させかつその増分されたアドレスを２つの新たな
低位アドレスビツト（ＮＸＴＡ〔０：１〕）とともに使
用することを要求する。この要求を予期して、アドレス
バスインタフエース１６はより高位のアドレスビツトＡ
２−Ａ３１をすでに増分してしまつている。従つて、バ
スコントローラ１４は直ちにＳｔａｒｔ−ＮｅＸＴ−Ｂ
ＵＳ−Ｃｙｃｌｅ信号（ＳＮＸＴＢＣ）を実行に移し、
アドレスバスインタフエース１６に対して新たなアドレ
スを用いて次のバスサイクルを開始することを要求す
る。この時点以降、バスコントローラ１４は、上述した
ように、アドレスバスインタフエース１６およびデータ
バスインタフエース１８と協動する。もしも必要なら
ば、要求されたオペランドの全部が受信されかつ記憶装
置２０にラツチされるまでこの順序（シーケンス）がく
り返される。
【００３５】ー般的に云つて、書込オペランドサイクル
はオペランドをバススレーブ（ｂｕｓ ｓｌａｖｅ）に
書込む任意のバスマスタに関連して下記のように要約す
ることができる。即ち、
はオペランドをバススレーブ（ｂｕｓ ｓｌａｖｅ）に
書込む任意のバスマスタに関連して下記のように要約す
ることができる。即ち、
【００３６】バスマスタ １）読出／書込（ＲＷ）を書込にセツトする。 ２）ＡＤＤＲＥＳＳＢＵＳ上のアドレスをドライブす
る。 ３）サイズ（Ｓ〔０：１〕）をドライブする。 ４）アドレスストローブ（＊ＡＳ）を実行する。 ５）ＤＡＴＡＢＵＳ上のオペランドバイトをドライブす
る。 ６）データストローブ（＊ＤＳ）を実行する。
る。 ３）サイズ（Ｓ〔０：１〕）をドライブする。 ４）アドレスストローブ（＊ＡＳ）を実行する。 ５）ＤＡＴＡＢＵＳ上のオペランドバイトをドライブす
る。 ６）データストローブ（＊ＤＳ）を実行する。
【００３７】バススレーブ １）ＡＤＤＲＥＳＳＢＵＳ上のアドレスを復号化する。 ２）ＤＡＴＡＢＵＳ上のオペランドバイトをラツチす
る。 ３）Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−Ｓｉｚｅ−
ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ肯定
応答）（＊ＤＳＡＣＫ〔０：１〕）を実行する。
る。 ３）Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−Ｓｉｚｅ−
ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ肯定
応答）（＊ＤＳＡＣＫ〔０：１〕）を実行する。
【００３８】バスマスタ ７）データストローブ（＊ＤＳ）を否定する。 ８）アドレスストローブ（＊ＡＳ）を否定する。 ９）ＤＡＴＡＢＵＳからオペランドバイトを除去する。
【００３９】バススレーブ ４）Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−Ｓｉｚｅ−
ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ肯定
応答）（＊ＤＳＡＣＫ〔０：１〕）を否定する。
ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ肯定
応答）（＊ＤＳＡＣＫ〔０：１〕）を否定する。
【００４０】バスマスタ １０）すべてのオペランドが受信されないと、アドレス
およびサイズを再計算し、１）へ戻る。 １１）さもなければ、オペランドサイクル完了。
およびサイズを再計算し、１）へ戻る。 １１）さもなければ、オペランドサイクル完了。
【００４１】さてＣＰＵ１２がオペランド読取を要求し
たと仮定する。書込の場合と同様に、バスコントローラ
１４は再び簡潔にＳｔａｒｔ−ＯＰｅｒａｎｄ−ＣＹｃ
ｌｅ（オペランドサイクル開始）信号（ＳＯＰＣＹ）を
実行し、アドレスバスインタフエース１６に対して内部
アドレスバス＊ＩＡＢ上のオペランドアドレスをラツチ
するように指示する。同時に、バスコントローラ１４は
（もしその時に実行されていれば）三値状態信号＊ＴＲ
ＩＳＴＡＴＥを否定し、アドレスバスインタフエース１
６をイネーブルにしてアドレス（Ａｄｄｒｅｓｓ）をＡ
ＤＤＲＥＳＳＢＵＳ上で記憶装置２０へ転送できるよう
にする。バスコントローラ１４はまた読出状態（Ｒｅａ
ｄ ｓｔａｔｅ）においてＲＷ（読出／書込）を与える
であろう。
たと仮定する。書込の場合と同様に、バスコントローラ
１４は再び簡潔にＳｔａｒｔ−ＯＰｅｒａｎｄ−ＣＹｃ
ｌｅ（オペランドサイクル開始）信号（ＳＯＰＣＹ）を
実行し、アドレスバスインタフエース１６に対して内部
アドレスバス＊ＩＡＢ上のオペランドアドレスをラツチ
するように指示する。同時に、バスコントローラ１４は
（もしその時に実行されていれば）三値状態信号＊ＴＲ
ＩＳＴＡＴＥを否定し、アドレスバスインタフエース１
６をイネーブルにしてアドレス（Ａｄｄｒｅｓｓ）をＡ
ＤＤＲＥＳＳＢＵＳ上で記憶装置２０へ転送できるよう
にする。バスコントローラ１４はまた読出状態（Ｒｅａ
ｄ ｓｔａｔｅ）においてＲＷ（読出／書込）を与える
であろう。
【００４２】短時間の後に、バスコントローラ１４はア
ドレスストローブ信号＊ＡＳを記憶装置２０に実行し、
有効なオペランドアドレスがＡＤＤＲＥＳＳＢＵＳ上に
あることを表示する。内部的には、バスコントローラ１
４はＤａｔａ−ｂｕｓ−Ｓｔａｒｔ−ＰｒｅＣＨａｒＧ
ｅ（データバスプリチヤージ開始）信号（ＤＳＰＣＨ
Ｇ）を実行し、データバスインタフエース１８に対して
内部データバスＩＤＢのプリチヤージを開始することを
指示する。更に加えて、バスコントローラ１４は現在の
オペランドサイズ（＊ＣＵＲＳ〔０：１〕）、現在の低
位アドレスビツト（ＤＡＴＡＡＤＤ〔０：１〕）および
オペランド転送の現在の方向（ｄｉｒｅｃｔｉｏｎ）
（＊ＣＵＲＲＷ；ＣＵＲＲＷ）をデータバスインタフエ
ース１８へ通過させる。
ドレスストローブ信号＊ＡＳを記憶装置２０に実行し、
有効なオペランドアドレスがＡＤＤＲＥＳＳＢＵＳ上に
あることを表示する。内部的には、バスコントローラ１
４はＤａｔａ−ｂｕｓ−Ｓｔａｒｔ−ＰｒｅＣＨａｒＧ
ｅ（データバスプリチヤージ開始）信号（ＤＳＰＣＨ
Ｇ）を実行し、データバスインタフエース１８に対して
内部データバスＩＤＢのプリチヤージを開始することを
指示する。更に加えて、バスコントローラ１４は現在の
オペランドサイズ（＊ＣＵＲＳ〔０：１〕）、現在の低
位アドレスビツト（ＤＡＴＡＡＤＤ〔０：１〕）および
オペランド転送の現在の方向（ｄｉｒｅｃｔｉｏｎ）
（＊ＣＵＲＲＷ；ＣＵＲＲＷ）をデータバスインタフエ
ース１８へ通過させる。
【００４３】アドレスストローブ信号＊ＡＳを受信する
と、記憶装置２０はＡＤＤＲＥＳＳＢＵＳ上のアドレス
を復号化する。もしもそのアドレスがその特定の記憶装
置２０に対するアドレス範囲内にあることが決定される
ならば、記憶装置２０はその特定の記憶装置２０のポー
トサイズに対してできるだけ多くの要求されたオペラン
ドをＤＡＴＡＢＵＳ上で与えるであろう。次に記憶装置
２０はＤａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−Ｓｉｚｅ
−ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ肯
定応答）信号＊ＤＳＡＣＫを与え、要求されオペランド
（或いは少なくともその一部分）がＤＡＴＡＢＵＳ上で
利用可能なことを表示する。上記に説明したように、＊
ＤＳＡＣＫ記号はまたその特定の記憶装置２０のデータ
ポートのサイズを表示する。
と、記憶装置２０はＡＤＤＲＥＳＳＢＵＳ上のアドレス
を復号化する。もしもそのアドレスがその特定の記憶装
置２０に対するアドレス範囲内にあることが決定される
ならば、記憶装置２０はその特定の記憶装置２０のポー
トサイズに対してできるだけ多くの要求されたオペラン
ドをＤＡＴＡＢＵＳ上で与えるであろう。次に記憶装置
２０はＤａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−Ｓｉｚｅ
−ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ肯
定応答）信号＊ＤＳＡＣＫを与え、要求されオペランド
（或いは少なくともその一部分）がＤＡＴＡＢＵＳ上で
利用可能なことを表示する。上記に説明したように、＊
ＤＳＡＣＫ記号はまたその特定の記憶装置２０のデータ
ポートのサイズを表示する。
【００４４】ポートのサイズ（＊ＩＤＳＡＣＫ〔０：
１〕）、現在のオペランドサイズ（＊ＣＵＲＳ〔０：
１〕）およびアドレス（ＤＡＴＡＡＤＤ〔０：１〕）に
応じて、データバスインタフエース１８は下記のように
ＤＡＴＡＢＵＳのどのバイト（Ｅ〔０：３〕）が有効か
を決定することができる。即ち、
１〕）、現在のオペランドサイズ（＊ＣＵＲＳ〔０：
１〕）およびアドレス（ＤＡＴＡＡＤＤ〔０：１〕）に
応じて、データバスインタフエース１８は下記のように
ＤＡＴＡＢＵＳのどのバイト（Ｅ〔０：３〕）が有効か
を決定することができる。即ち、
【００４５】
【表７】
【００４６】現在のオペランドサイズ（＊ＣＵＲＳ
〔０：１〕）および現在のオペランドアドレス（ＤＡＴ
ＡＡＤＤ〔０：１〕）に応じて、データバスインタフエ
ース１８は上述したようにＤＡＴＡＢＵＳ上の有効なバ
イト（ｖａｌｉｄ ｂｙｔｅｓ）を内部データバスＩＤ
Ｂの適当なバイトに結合させる。現在のオペランドサイ
ズ（Ｓ〔０：１〕）だけを用いて、バスコントローラ１
４は次にＤａｔａ−Ｂｕｓ−ＩＮ−ｐｕｔ：Ｌａｔｃｈ
−Ｂｙｔｅ（データバス入力：ラツチバイト）信号（Ｄ
ＢＩＮＬＢ〔０：３〕）を与え、下記のように内部デー
タバスＩＤＢのどのバイト（Ｉ〔０：３〕）が有効かを
示すことができる。即ち、
〔０：１〕）および現在のオペランドアドレス（ＤＡＴ
ＡＡＤＤ〔０：１〕）に応じて、データバスインタフエ
ース１８は上述したようにＤＡＴＡＢＵＳ上の有効なバ
イト（ｖａｌｉｄ ｂｙｔｅｓ）を内部データバスＩＤ
Ｂの適当なバイトに結合させる。現在のオペランドサイ
ズ（Ｓ〔０：１〕）だけを用いて、バスコントローラ１
４は次にＤａｔａ−Ｂｕｓ−ＩＮ−ｐｕｔ：Ｌａｔｃｈ
−Ｂｙｔｅ（データバス入力：ラツチバイト）信号（Ｄ
ＢＩＮＬＢ〔０：３〕）を与え、下記のように内部デー
タバスＩＤＢのどのバイト（Ｉ〔０：３〕）が有効かを
示すことができる。即ち、
【００４７】
【表８】
【００４８】データバス入力ラツチバイト信号ＤＢＩＮ
ＬＢに応答して、ＣＰＵ１２はＩＤＢ上でデータバスイ
ンタフエース１８によつて与えられた有効なバイトを適
当な宛先レジスタ（ｄｅｓｔｉｎａｉｏｎ ｒｅｇｉｓ
ｔｅｒ）（図示されていない）にラツチするであろう。
ＬＢに応答して、ＣＰＵ１２はＩＤＢ上でデータバスイ
ンタフエース１８によつて与えられた有効なバイトを適
当な宛先レジスタ（ｄｅｓｔｉｎａｉｏｎ ｒｅｇｉｓ
ｔｅｒ）（図示されていない）にラツチするであろう。
【００４９】現在のオペランドサイズ（Ｓ〔０：１〕）
およびアドレス（＊ＣＵＲＡＤ〔０：１〕）およびポー
トのサイズ（＊ＤＳＡＣＫ〔０：１〕）を用いて、バス
コントローラ１４は、書込の場合に上述したのと同じよ
うな方法で、要求されたオペランドのうちのどれほど多
くが残つていて記憶装置２０によつて与えられるかを決
定することができる。従つて、例えば、もしも記憶装置
２０のポートサイズがＤＡＴＡＢＵＳのサイズと同じで
あるか、又はもしもオペランドのサイズが記憶装置２０
のポートサイズより小さいか又はそれと等しい場合に
は、バスコントローラ１４はオペランドのすべてが受信
されかつオペランドサイクルを終了させることができる
ということを知るであろう。この場合において、バスコ
ントローラ１４はアドレスストローブ信号＊ＡＳおよび
データストローブ信号＊ＤＳを否定することによつてバ
スサイクルを終了させるであろう。同時に、バスコント
ローラ１４はＴｒｉＳｔａｔｅ−Ｄａｔａ−Ｂｕｓ（三
値状態データバス）信号＊ＴＳＤＢを実行し、データバ
スインタフエース１８を強制的にＤＡＴＡＢＵＳから分
離するようにさせる（ｄｅｃｏｕｐｌｅ）。バスコント
ローラ１４はまたデータバス入力ラツチバイト信号ＤＢ
ＩＮＬＢを除去し、次にオペランドサイクル終了（ＯＰ
ｅｒａｎｄ−ＣＹｃｌｅ−ＣＯＭｐｌｅｔｅ）信号ＯＰ
ＣＹＣＯＭを実行し、ＣＰＵ１２に対して要求されたオ
ペランド読出が完了したことを知らせるであろう。短時
間の後に、もしも別のバスマスタ（図示されていない）
が通信バスの使用を要求した場合には、バスコントロー
ラ１４は三値状態信号＊ＴＲＩＳＴＡＴＥを実行し、ア
ドレスバスインタフエース１６に対して強制的にアドレ
スをＡＤＤＲＥＳＳＢＵＳから除去させるであろう。ア
ドレスストローブ信号＊ＡＳおよびデータストローブ信
号＊ＤＳの否定に応答して、記憶装置２０はオペランド
バイトをＤＡＴＡＢＵＳから撤回し（取り消し）、次に
データ転送およびサイズ肯定応答（Ｄａｔａ−ｔｒａｎ
ｓｆｅｒ−ａｎｄ−Ｓｉｚｅ−ＡＣＫｎｏｗｌｅｄｇ
ｅ）信号＊ＤＳＡＣＫを終了させるであろう。この時点
において、通信バスはＣＰＵ１２又はシステム内に存在
するかもしれない任意の他のバスマスタ（図示されてい
ない）によつて再び使用できるようになる。
およびアドレス（＊ＣＵＲＡＤ〔０：１〕）およびポー
トのサイズ（＊ＤＳＡＣＫ〔０：１〕）を用いて、バス
コントローラ１４は、書込の場合に上述したのと同じよ
うな方法で、要求されたオペランドのうちのどれほど多
くが残つていて記憶装置２０によつて与えられるかを決
定することができる。従つて、例えば、もしも記憶装置
２０のポートサイズがＤＡＴＡＢＵＳのサイズと同じで
あるか、又はもしもオペランドのサイズが記憶装置２０
のポートサイズより小さいか又はそれと等しい場合に
は、バスコントローラ１４はオペランドのすべてが受信
されかつオペランドサイクルを終了させることができる
ということを知るであろう。この場合において、バスコ
ントローラ１４はアドレスストローブ信号＊ＡＳおよび
データストローブ信号＊ＤＳを否定することによつてバ
スサイクルを終了させるであろう。同時に、バスコント
ローラ１４はＴｒｉＳｔａｔｅ−Ｄａｔａ−Ｂｕｓ（三
値状態データバス）信号＊ＴＳＤＢを実行し、データバ
スインタフエース１８を強制的にＤＡＴＡＢＵＳから分
離するようにさせる（ｄｅｃｏｕｐｌｅ）。バスコント
ローラ１４はまたデータバス入力ラツチバイト信号ＤＢ
ＩＮＬＢを除去し、次にオペランドサイクル終了（ＯＰ
ｅｒａｎｄ−ＣＹｃｌｅ−ＣＯＭｐｌｅｔｅ）信号ＯＰ
ＣＹＣＯＭを実行し、ＣＰＵ１２に対して要求されたオ
ペランド読出が完了したことを知らせるであろう。短時
間の後に、もしも別のバスマスタ（図示されていない）
が通信バスの使用を要求した場合には、バスコントロー
ラ１４は三値状態信号＊ＴＲＩＳＴＡＴＥを実行し、ア
ドレスバスインタフエース１６に対して強制的にアドレ
スをＡＤＤＲＥＳＳＢＵＳから除去させるであろう。ア
ドレスストローブ信号＊ＡＳおよびデータストローブ信
号＊ＤＳの否定に応答して、記憶装置２０はオペランド
バイトをＤＡＴＡＢＵＳから撤回し（取り消し）、次に
データ転送およびサイズ肯定応答（Ｄａｔａ−ｔｒａｎ
ｓｆｅｒ−ａｎｄ−Ｓｉｚｅ−ＡＣＫｎｏｗｌｅｄｇ
ｅ）信号＊ＤＳＡＣＫを終了させるであろう。この時点
において、通信バスはＣＰＵ１２又はシステム内に存在
するかもしれない任意の他のバスマスタ（図示されてい
ない）によつて再び使用できるようになる。
【００５０】もしもオペランドサイクルを完了させるた
めに追加のバスサイクルが必要とされる場合には、バス
コントローラ１４は上述したように残つているオペラン
ドのアドレスの２つの低位ビツトＡ０およびＡ１を再計
算するであろう。次にバスコントローラ１４はアドレス
バスインタフエース１６に対して新たな低位アドレスビ
ツトＡ０およびＡ１（ＮＸＴＡ〔０：１〕）を与えるで
あろう。もしも通信バスが現在のオペランドサイクルの
以前のバスサイクル以来、別のバスマスタ（図示されて
いない）によつて使用された場合には、バスコントロー
ラ１４はＡＲＥＳＴＯＲＥを実行し、アドレスバスイン
タフエースに対してもとのより高位のアドレスビツト
（＊ＩＡＤ〔２：３１〕）を復元する（ｒｅｓｔｏｒ
ｅ）が、２つの新たな低位アドレスビツト（ＮＸＴＡ
〔０：１〕）を使用することを要求するであろう。他
方、もしも新たなアドレスビツトがロールオーバ（ｒｏ
ｌｌ ｏｖｅｒ）してしまつている場合には、バスコン
トローラ１４はＩＮＣＡ２Ａ３１（ＩＮＣ ｒｅｍｅｎ
ｔ−Ａ２−ｔｈｒｏｕｇｈ−Ａ３１）を実行し、アドレ
スバスインタフエース１６に対してもとのより高位のア
ドレスビツト（＊ＩＡＤ〔２：３１〕）を増分させ、そ
の結果生じたアドレスを２つの新たな低位アドレスビツ
ト（ＮＸＴＡ〔０：１〕）とともに用いることを要求す
るであろう。上記に示したように、アドレスバスインタ
フエース１６はこの要求を予期してより高位のアドレス
ビツトＡ２−Ａ３１をすでに増分させてしまつている。
従つて、バスコントローラ１４は直ちに（ＳＮＸＴＢ
Ｃ）を実行し、アドレスバスインタフエース１６に対し
て新たなアドレスを用いて次のバスサイクルを開始する
ことを要求することができる。この時点以降、バスコン
トローラ１４は上述したようにアドレスバスインタフエ
ース１６およびデータバスインタフエース１８と協動す
る。もしも必要ならば、要求されたオペランドのすべて
が受信され、ＣＰＵ１２にラツチされるまでこの順序は
くり返される。
めに追加のバスサイクルが必要とされる場合には、バス
コントローラ１４は上述したように残つているオペラン
ドのアドレスの２つの低位ビツトＡ０およびＡ１を再計
算するであろう。次にバスコントローラ１４はアドレス
バスインタフエース１６に対して新たな低位アドレスビ
ツトＡ０およびＡ１（ＮＸＴＡ〔０：１〕）を与えるで
あろう。もしも通信バスが現在のオペランドサイクルの
以前のバスサイクル以来、別のバスマスタ（図示されて
いない）によつて使用された場合には、バスコントロー
ラ１４はＡＲＥＳＴＯＲＥを実行し、アドレスバスイン
タフエースに対してもとのより高位のアドレスビツト
（＊ＩＡＤ〔２：３１〕）を復元する（ｒｅｓｔｏｒ
ｅ）が、２つの新たな低位アドレスビツト（ＮＸＴＡ
〔０：１〕）を使用することを要求するであろう。他
方、もしも新たなアドレスビツトがロールオーバ（ｒｏ
ｌｌ ｏｖｅｒ）してしまつている場合には、バスコン
トローラ１４はＩＮＣＡ２Ａ３１（ＩＮＣ ｒｅｍｅｎ
ｔ−Ａ２−ｔｈｒｏｕｇｈ−Ａ３１）を実行し、アドレ
スバスインタフエース１６に対してもとのより高位のア
ドレスビツト（＊ＩＡＤ〔２：３１〕）を増分させ、そ
の結果生じたアドレスを２つの新たな低位アドレスビツ
ト（ＮＸＴＡ〔０：１〕）とともに用いることを要求す
るであろう。上記に示したように、アドレスバスインタ
フエース１６はこの要求を予期してより高位のアドレス
ビツトＡ２−Ａ３１をすでに増分させてしまつている。
従つて、バスコントローラ１４は直ちに（ＳＮＸＴＢ
Ｃ）を実行し、アドレスバスインタフエース１６に対し
て新たなアドレスを用いて次のバスサイクルを開始する
ことを要求することができる。この時点以降、バスコン
トローラ１４は上述したようにアドレスバスインタフエ
ース１６およびデータバスインタフエース１８と協動す
る。もしも必要ならば、要求されたオペランドのすべて
が受信され、ＣＰＵ１２にラツチされるまでこの順序は
くり返される。
【００５１】一般的に云うと、読取サイクルはバススレ
ーブからオペランドを読取る任意のバスマスタに関連し
て下記のように要約することができる。即ち、
ーブからオペランドを読取る任意のバスマスタに関連し
て下記のように要約することができる。即ち、
【００５２】バスマスタ １）読取／書込を読取にセツトする。 ２）ＡＤＤＲＥＳＳＢＵＳ上にアドレスをドライブす
る。 ３）サイズ（Ｓ〔０：１〕）をドライブする。 ４）アドレスストローブ（＊ＡＳ）を実行する。 ５）データストローブ（＊ＤＳ）を実行する。
る。 ３）サイズ（Ｓ〔０：１〕）をドライブする。 ４）アドレスストローブ（＊ＡＳ）を実行する。 ５）データストローブ（＊ＤＳ）を実行する。
【００５３】バススレーブ １）ＡＤＤＲＥＳＳＢＵＳ上のアドレスを復号化する。 ２）ＤＡＴＡＢＵＳ上のオペランドバイトをドライブす
る。 ３）Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−Ｓｉｚｅ−
ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ肯定
応答）（＊ＤＳＡＣＫ〔０：１〕）を実行する。
る。 ３）Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−Ｓｉｚｅ−
ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ肯定
応答）（＊ＤＳＡＣＫ〔０：１〕）を実行する。
【００５４】バスマスタ ６）オペランドバイトをレジスタにラツチする。 ７）データストローブ（＊ＤＳ）を否定する。 ８）アドレスストローブ（＊ＡＳ）を否定する。
【００５５】バススレーブ ４）オペランドバイトをＤＡＴＡＢＵＳから除去する。 ５）Ｄａｔａ−ｔｒａｎｓｆｅｒ−ａｎｄ−Ｓｉｚｅ−
ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ肯定
応答）（＊ＤＳＡＣＫ〔０：１〕）を否定する。
ＡＣＫｎｏｗｌｅｄｇｅ（データ転送およびサイズ肯定
応答）（＊ＤＳＡＣＫ〔０：１〕）を否定する。
【００５６】バスマスタ ９）もしもすべてのオペランドバイトが受信されていな
い場合には、アドレスおよびサイズを再計算し１）へ戻
る。 １０）さもなければ、オペランドサイクルは完了する。
い場合には、アドレスおよびサイズを再計算し１）へ戻
る。 １０）さもなければ、オペランドサイクルは完了する。
【００５７】図２に示されているように、アドレスバス
インタフエース１６の好ましい実施例はＡ０Ａ１インタ
フエース２２、Ａ２Ａ１６インタフエース２４およびＡ
１７Ａ３１インタフエース２６から成り立つている。図
３から明らかなように、Ａ０Ａ１インタフエース２２は
ＡＤＤｒｅｓｓ ＲＥＳＴｏｒｅ（アドレス復元）２
８、Ａ０インタフエース３０およびＡ０インタフエース
３０と同等のＡ１インタフエース３２からなる。ＡＤＤ
ＲＥＳＴ（ＡＤＤｒｅｓｓ ＲＥＳＴｏｒｅ）２８およ
びＡ０インタフエース３０の詳細な模式図はそれぞれ図
４および図５に図示されている。図６に示されているよ
うに、Ａ２Ａ１６インタフエース２４はそれぞれＡ２−
Ａ１６インタフエース３４〜６２から成り立つている。
同様に、図７に示されているようにＡ１７Ａ３１インタ
フエース２６はそれぞれＡ１７〜Ａ３１インタフエース
６４〜９２から成り立つている。Ａ２インタフエース３
４の詳細な模式図が図８に図示されている。Ａ４、Ａ
６、Ａ８、Ａ１０、Ａ１２、Ａ１４、Ａ１６、Ａ１８、
Ａ２０、Ａ２２、Ａ２４、Ａ２６、Ａ２８およびＡ３０
インタフエースはそれぞれ３８、４２、４６、５０、５
４、５８、６２、６６、７０、７４、７８、８２、８６
および９０に対応しており、それぞれ図８と同等であ
る。同様に、Ａ３インタフエース３６の詳細な模式図が
図９に図示されている。Ａ５、Ａ７、Ａ９、Ａ１１、Ａ
１３、Ａ１５、Ａ１７、Ａ１９、Ａ２１、Ａ２３、Ａ２
５、Ａ２７、Ａ２９およびＡ３１インタフエースはそれ
ぞれ４０、４４、４８、５２、５６、６０、６４、６
８、７２、７６、８０、８４、８８および９２に対応し
ておりそれぞれ図９と同等である。
インタフエース１６の好ましい実施例はＡ０Ａ１インタ
フエース２２、Ａ２Ａ１６インタフエース２４およびＡ
１７Ａ３１インタフエース２６から成り立つている。図
３から明らかなように、Ａ０Ａ１インタフエース２２は
ＡＤＤｒｅｓｓ ＲＥＳＴｏｒｅ（アドレス復元）２
８、Ａ０インタフエース３０およびＡ０インタフエース
３０と同等のＡ１インタフエース３２からなる。ＡＤＤ
ＲＥＳＴ（ＡＤＤｒｅｓｓ ＲＥＳＴｏｒｅ）２８およ
びＡ０インタフエース３０の詳細な模式図はそれぞれ図
４および図５に図示されている。図６に示されているよ
うに、Ａ２Ａ１６インタフエース２４はそれぞれＡ２−
Ａ１６インタフエース３４〜６２から成り立つている。
同様に、図７に示されているようにＡ１７Ａ３１インタ
フエース２６はそれぞれＡ１７〜Ａ３１インタフエース
６４〜９２から成り立つている。Ａ２インタフエース３
４の詳細な模式図が図８に図示されている。Ａ４、Ａ
６、Ａ８、Ａ１０、Ａ１２、Ａ１４、Ａ１６、Ａ１８、
Ａ２０、Ａ２２、Ａ２４、Ａ２６、Ａ２８およびＡ３０
インタフエースはそれぞれ３８、４２、４６、５０、５
４、５８、６２、６６、７０、７４、７８、８２、８６
および９０に対応しており、それぞれ図８と同等であ
る。同様に、Ａ３インタフエース３６の詳細な模式図が
図９に図示されている。Ａ５、Ａ７、Ａ９、Ａ１１、Ａ
１３、Ａ１５、Ａ１７、Ａ１９、Ａ２１、Ａ２３、Ａ２
５、Ａ２７、Ａ２９およびＡ３１インタフエースはそれ
ぞれ４０、４４、４８、５２、５６、６０、６４、６
８、７２、７６、８０、８４、８８および９２に対応し
ておりそれぞれ図９と同等である。
【００５８】図１０に図示されているように、データバ
スインタフエース１８の好ましい実施例はＩｎｔｅｒｎ
ａｌ Ｄａｔａ Ｂｕｓ ＰｒｅＣＨａｒＧｅ（内部デ
ータバスプリチヤージ）（ＩＤＢＰＣＨＧ）９４、ＩＮ
ＰＵＴ ＥＮａｂｌｅ（入力イネーブル）（ＩＮＰＵＴ
ＥＮ）９６、Ｄ０〜Ｄ７インタフエース９８、Ｄ８〜Ｄ
１５インタフエース１００、Ｄ１６〜Ｄ２３インタフエ
ース１０２およびＤ２４〜Ｄ３１インタフエース１０４
から成り立つている。ＩＤＢＰＣＨＧ９４の詳細な模式
図は図１１に図示されている。ＩＮＰＵＴＥＮ９６の詳
細な模式図は図１２および図１３に図示されている。図
１４から明らかなように、Ｄ０〜Ｄ７インタフエース９
８はＤ０〜Ｄ７ＣｏｎＴｒｏＬ（制御部）（Ｄ０７ＣＴ
Ｌ）１０６およびＤ０〜Ｄ７インタフエース１０８〜１
２２からそれぞれ成り立つている。Ｄ０７ＣＴＬ１０６
の詳細な模式図は図１５に図示されている。図１６から
明らかなように、Ｄ８〜Ｄ１５インタフエース１００は
Ｄ８〜Ｄ２３ＣｏｎＴｒｏＬ（制御部）（Ｄ８２３ＣＴ
Ｌ）１２４およびＤ８〜Ｄ１５インタフエース１２６〜
１４０からそれぞれ成り立つている。図１７に図示され
ているように、Ｄ８２３ＣＴＬ１２４はＤ８〜Ｄ１５Ｃ
ｏｎＴｒｏＬ（制御部）（Ｄ８１５ＣＴＬ）１４２およ
びＤ１６〜Ｄ２３ＣｏｎＴｒｏＬ（制御部）（Ｄ１６２
３ＣＴＬ）１４４から成り立つている。Ｄ８１５ＣＴＬ
１４２の詳細な模式図は図１８に図示されている。Ｄ１
６２３ＣＴＬ１４４の詳細な模式図は図１９に図示され
ている。図２０から明らかなように、Ｄ１６〜Ｄ２３イ
ンタフエース１０２はＤ１６〜Ｄ２３インタフエース１
４６〜１６０からそれぞれ成り立つている。図２１から
明らかなように、Ｄ２４〜Ｄ３１インタフエース１０４
はＤ２４〜Ｄ３１ＣｏｎＴｒｏＬ（制御部）（Ｄ２４３
１ＣＴＬ）１６２およびＤ２４〜Ｄ３１インタフエース
１６４〜１７８からそれぞれ成り立つている。Ｄ３１イ
ンタフエース１７８の詳細な模式図は図２２に図示され
ており、Ｄ０〜Ｄ３０インタフエース１０８〜１２２、
１２６〜１４０、１４６〜１６０および１６４〜１７６
はそれぞれ同等である。Ｄ２４３１ＣＴＬ１６２の詳細
な模式図は図２３に図示されている。
スインタフエース１８の好ましい実施例はＩｎｔｅｒｎ
ａｌ Ｄａｔａ Ｂｕｓ ＰｒｅＣＨａｒＧｅ（内部デ
ータバスプリチヤージ）（ＩＤＢＰＣＨＧ）９４、ＩＮ
ＰＵＴ ＥＮａｂｌｅ（入力イネーブル）（ＩＮＰＵＴ
ＥＮ）９６、Ｄ０〜Ｄ７インタフエース９８、Ｄ８〜Ｄ
１５インタフエース１００、Ｄ１６〜Ｄ２３インタフエ
ース１０２およびＤ２４〜Ｄ３１インタフエース１０４
から成り立つている。ＩＤＢＰＣＨＧ９４の詳細な模式
図は図１１に図示されている。ＩＮＰＵＴＥＮ９６の詳
細な模式図は図１２および図１３に図示されている。図
１４から明らかなように、Ｄ０〜Ｄ７インタフエース９
８はＤ０〜Ｄ７ＣｏｎＴｒｏＬ（制御部）（Ｄ０７ＣＴ
Ｌ）１０６およびＤ０〜Ｄ７インタフエース１０８〜１
２２からそれぞれ成り立つている。Ｄ０７ＣＴＬ１０６
の詳細な模式図は図１５に図示されている。図１６から
明らかなように、Ｄ８〜Ｄ１５インタフエース１００は
Ｄ８〜Ｄ２３ＣｏｎＴｒｏＬ（制御部）（Ｄ８２３ＣＴ
Ｌ）１２４およびＤ８〜Ｄ１５インタフエース１２６〜
１４０からそれぞれ成り立つている。図１７に図示され
ているように、Ｄ８２３ＣＴＬ１２４はＤ８〜Ｄ１５Ｃ
ｏｎＴｒｏＬ（制御部）（Ｄ８１５ＣＴＬ）１４２およ
びＤ１６〜Ｄ２３ＣｏｎＴｒｏＬ（制御部）（Ｄ１６２
３ＣＴＬ）１４４から成り立つている。Ｄ８１５ＣＴＬ
１４２の詳細な模式図は図１８に図示されている。Ｄ１
６２３ＣＴＬ１４４の詳細な模式図は図１９に図示され
ている。図２０から明らかなように、Ｄ１６〜Ｄ２３イ
ンタフエース１０２はＤ１６〜Ｄ２３インタフエース１
４６〜１６０からそれぞれ成り立つている。図２１から
明らかなように、Ｄ２４〜Ｄ３１インタフエース１０４
はＤ２４〜Ｄ３１ＣｏｎＴｒｏＬ（制御部）（Ｄ２４３
１ＣＴＬ）１６２およびＤ２４〜Ｄ３１インタフエース
１６４〜１７８からそれぞれ成り立つている。Ｄ３１イ
ンタフエース１７８の詳細な模式図は図２２に図示され
ており、Ｄ０〜Ｄ３０インタフエース１０８〜１２２、
１２６〜１４０、１４６〜１６０および１６４〜１７６
はそれぞれ同等である。Ｄ２４３１ＣＴＬ１６２の詳細
な模式図は図２３に図示されている。
【００５９】図２４に図示されているように、バスコン
トローラ１４はＳＩＺＥ（サイズ）回路１８、Ｂｙｔｅ
ＬＡＴＣＨ ｅｎａｂｌｅ ｃｉｒｃｕｉｔ（バイト
ラツチイネーブル回路）（ＢＬＡＴＣＨ）１８２、Ｎｅ
ＸＴ ＡＤＤｒｅｓｓ ｇｅｎｅｒａｔｅｒ（次のアド
レス発生器）（ＮＸＴ−ＡＤＤ）１８４、ＤＡＴＡＡＤ
Ｄｒｅｓｓ ｂｕｆｆｅｒ（データアドレスバツフア）
（ＤＡＴＡ−ＡＤＤ）１８６およびＭＩＣＲＯ ＳＥＱ
Ｕｅｎｃｅｒ（マイクロシーケンサ）（ＭＩＣＲＯＳＥ
ＱＵ）１８８から成り立つている。ＳＩＺＥ回路１８０
の詳細な模式図は図２５に図示されている。ＢＬＡＴＣ
Ｈ１８２の詳細な模式図は図２６に図示されている。Ｎ
ＸＴ−ＡＤＤ発生器１８４の詳細な模式図は図２７に図
示されている。ＤＡＴＡ−ＡＤＤバツフア１８６の詳細
な模式図は図２８に図示されている。図２９から明らか
なように、ＭＩＣＲＯ−ＳＥＱＵｅｎｃｅｒ １８８は
Ｄａｔａ Ｓｉｚｅ Ｉｎｐｕｔ ＳＹＮＣＨｒｏｎｉ
ｚｅｒ（データサイズ入力シンクロナイザ）（ＤＳＩＳ
ＹＮＣＨ）１９０、ＴＥＲＭｉｎａｔｉｏｎ ＣｏｎＴ
ｒｏｌ（終了制御部）１９２、ＳＴＡＴｅ ＣｏｎＴｒ
ｏＬ（状態制御部）１９４およびＳＴｒｏＢｅ Ｂｕｓ
Ｃｙｃｌｅ ｃｏｎｔｒｏｌ（ストローブバスサイク
ル制御部）（ＳＴＢＢＣ）１９６から成り立つている。
ＤＳＩＳＹＮＣＨ１９０の詳細な模式図は図３０に図示
されている。ＴＥＲＭＣＴＬ１９２の詳細な模式図は図
３１に図示されている。ＳＴＡＴＣＴＬ１９４の詳細な
模式図は図３２に図示されている。ＳＴＢＢＣ１９６の
詳細な模式図は図３３に図示されている。
トローラ１４はＳＩＺＥ（サイズ）回路１８、Ｂｙｔｅ
ＬＡＴＣＨ ｅｎａｂｌｅ ｃｉｒｃｕｉｔ（バイト
ラツチイネーブル回路）（ＢＬＡＴＣＨ）１８２、Ｎｅ
ＸＴ ＡＤＤｒｅｓｓ ｇｅｎｅｒａｔｅｒ（次のアド
レス発生器）（ＮＸＴ−ＡＤＤ）１８４、ＤＡＴＡＡＤ
Ｄｒｅｓｓ ｂｕｆｆｅｒ（データアドレスバツフア）
（ＤＡＴＡ−ＡＤＤ）１８６およびＭＩＣＲＯ ＳＥＱ
Ｕｅｎｃｅｒ（マイクロシーケンサ）（ＭＩＣＲＯＳＥ
ＱＵ）１８８から成り立つている。ＳＩＺＥ回路１８０
の詳細な模式図は図２５に図示されている。ＢＬＡＴＣ
Ｈ１８２の詳細な模式図は図２６に図示されている。Ｎ
ＸＴ−ＡＤＤ発生器１８４の詳細な模式図は図２７に図
示されている。ＤＡＴＡ−ＡＤＤバツフア１８６の詳細
な模式図は図２８に図示されている。図２９から明らか
なように、ＭＩＣＲＯ−ＳＥＱＵｅｎｃｅｒ １８８は
Ｄａｔａ Ｓｉｚｅ Ｉｎｐｕｔ ＳＹＮＣＨｒｏｎｉ
ｚｅｒ（データサイズ入力シンクロナイザ）（ＤＳＩＳ
ＹＮＣＨ）１９０、ＴＥＲＭｉｎａｔｉｏｎ ＣｏｎＴ
ｒｏｌ（終了制御部）１９２、ＳＴＡＴｅ ＣｏｎＴｒ
ｏＬ（状態制御部）１９４およびＳＴｒｏＢｅ Ｂｕｓ
Ｃｙｃｌｅ ｃｏｎｔｒｏｌ（ストローブバスサイク
ル制御部）（ＳＴＢＢＣ）１９６から成り立つている。
ＤＳＩＳＹＮＣＨ１９０の詳細な模式図は図３０に図示
されている。ＴＥＲＭＣＴＬ１９２の詳細な模式図は図
３１に図示されている。ＳＴＡＴＣＴＬ１９４の詳細な
模式図は図３２に図示されている。ＳＴＢＢＣ１９６の
詳細な模式図は図３３に図示されている。
【００６０】当業者には明らかなように、ＣＰＵ１２は
多数の周知の形式のうちのどの形式のものを採用しても
よい。例えば、ＣＰＵ１２は米国特許第４，３２５，１
２１号明細書において記載されているＣＰＵに沿つて構
成されていてもよい。他方、バスコントローラ１４、ア
ドレスバスインタフエース１６およびデータバスインタ
フエース１８は、ダイレクトメモリアクセスコントロー
ラ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ ｃｏ
ｎｔｒｏｌｌｅｒ）などのようなバスマスタの他の周知
の形式のうちの任意の形式に対するオペランドサイクル
を実行するように容易に適合させることも可能である。
同様に、記憶装置２０はメモリデバイスとして記載され
ているが、本発明は周辺制御装置などのようなバススレ
ーブの他の周知の形式のうちの任意の形式にも容易に適
合できるように構成されている。更に、複数の異なる種
類のバススレーブを一緒に用いて復号化された記憶装置
２０を構成してもよい。このようなシステムにおいて
は、特定のオペランド転送は２つのこのような異なるバ
ススレーブ間のアドレス変換にまたがる（ｓＰａｎ）こ
とも全く可能である。システム構成に応じて、これらの
バススレーブのデータポートサイズは相異なつていても
よい。しかしながら、バスコントローラ１４はバスサイ
クルごとに（ｏｎ ａ ｂｕｓ ｃｙｃｌｅ ｂｙ ｂ
ｕｓ ｃｙｃｌｅ ｂａｓｉｓ）オペランドアラインメ
ント（整合）、アドレスおよび残余サイズを再計算する
ことから、たとえ報告されたポートサイズが各バスサイ
クルに対して異つていても、オペランド転送はなおも正
しく行われるであろう。従つて、バスコントローラ１４
はサイクルごとに通信バスのサイジングを動的に（ｄｙ
ｎａｍｉｃａｌｌｙ）行うことが完全に可能である。
多数の周知の形式のうちのどの形式のものを採用しても
よい。例えば、ＣＰＵ１２は米国特許第４，３２５，１
２１号明細書において記載されているＣＰＵに沿つて構
成されていてもよい。他方、バスコントローラ１４、ア
ドレスバスインタフエース１６およびデータバスインタ
フエース１８は、ダイレクトメモリアクセスコントロー
ラ（ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ ｃｏ
ｎｔｒｏｌｌｅｒ）などのようなバスマスタの他の周知
の形式のうちの任意の形式に対するオペランドサイクル
を実行するように容易に適合させることも可能である。
同様に、記憶装置２０はメモリデバイスとして記載され
ているが、本発明は周辺制御装置などのようなバススレ
ーブの他の周知の形式のうちの任意の形式にも容易に適
合できるように構成されている。更に、複数の異なる種
類のバススレーブを一緒に用いて復号化された記憶装置
２０を構成してもよい。このようなシステムにおいて
は、特定のオペランド転送は２つのこのような異なるバ
ススレーブ間のアドレス変換にまたがる（ｓＰａｎ）こ
とも全く可能である。システム構成に応じて、これらの
バススレーブのデータポートサイズは相異なつていても
よい。しかしながら、バスコントローラ１４はバスサイ
クルごとに（ｏｎ ａ ｂｕｓ ｃｙｃｌｅ ｂｙ ｂ
ｕｓ ｃｙｃｌｅ ｂａｓｉｓ）オペランドアラインメ
ント（整合）、アドレスおよび残余サイズを再計算する
ことから、たとえ報告されたポートサイズが各バスサイ
クルに対して異つていても、オペランド転送はなおも正
しく行われるであろう。従つて、バスコントローラ１４
はサイクルごとに通信バスのサイジングを動的に（ｄｙ
ｎａｍｉｃａｌｌｙ）行うことが完全に可能である。
【図１】図１は本発明によつて構成されたバスコントロ
ーラを有するデータプロセツサのブロツク図である。
ーラを有するデータプロセツサのブロツク図である。
【図２】図２は図１のデータプロセツサのアドレスバス
インタフエースのブロツク図である。
インタフエースのブロツク図である。
【図３】図３は図２のアドレスバスインタフエースのＡ
０およびＡ１インタフエースのブロツク図である。
０およびＡ１インタフエースのブロツク図である。
【図４】図４は図３のＡ０／Ａ１インタフエースのアド
レス復元部分（ａｄｄｒｅｓｓｒｅｓｔｏｒｅ ｐｏｒ
ｔｉｏｎ）の詳細な概略図である。
レス復元部分（ａｄｄｒｅｓｓｒｅｓｔｏｒｅ ｐｏｒ
ｔｉｏｎ）の詳細な概略図である。
【図５】図５は図３のＡ０インタフエースの詳細な概略
図であり、Ａ１インタフエースも同じである。
図であり、Ａ１インタフエースも同じである。
【図６】図６は図２のアドレスバスインタフエースのＡ
２〜Ａ１６インタフエースのブロツク図である。
２〜Ａ１６インタフエースのブロツク図である。
【図７】図７は図２のアドレスバスインタフエースのＡ
１７〜Ａ３２インタフエースのブロツク図である。
１７〜Ａ３２インタフエースのブロツク図である。
【図８】図８は図６のＡ２インタフエースの詳細な概略
図であり、Ａ４、Ａ６、Ａ８、Ａ１０、Ａ１２、Ａ１
４、Ａ１６、Ａ１８、Ａ２０、Ａ２２、Ａ２４、Ａ２
６、Ａ２８、Ａ３０およびＡ３２も同じである。
図であり、Ａ４、Ａ６、Ａ８、Ａ１０、Ａ１２、Ａ１
４、Ａ１６、Ａ１８、Ａ２０、Ａ２２、Ａ２４、Ａ２
６、Ａ２８、Ａ３０およびＡ３２も同じである。
【図９】図９は図６のＡ３インタフエースの詳細な概略
図であり、Ａ５、Ａ７、Ａ９、Ａ１１、Ａ１３、Ａ１
５、Ａ１７、Ａ１９、Ａ２１、Ａ２３、Ａ２５、Ａ２
７、Ａ２９およびＡ３１も同じである。
図であり、Ａ５、Ａ７、Ａ９、Ａ１１、Ａ１３、Ａ１
５、Ａ１７、Ａ１９、Ａ２１、Ａ２３、Ａ２５、Ａ２
７、Ａ２９およびＡ３１も同じである。
【図１０】図１０は図１のデータプロセツサのデータバ
スインタフエースのブロツク図である。
スインタフエースのブロツク図である。
【図１１】図１１は図１０のデータバスインタフエース
の内部データバスプリチヤージ部分の詳細な概略図であ
る。
の内部データバスプリチヤージ部分の詳細な概略図であ
る。
【図１２】図１２は図１０のデータバスインタフエース
の入力イネーブル部分（ｉｎｐｕｔ ｅｎａｂｌｅ ｐ
ｏｒｔｉｏｎ）の詳細な概略図である。
の入力イネーブル部分（ｉｎｐｕｔ ｅｎａｂｌｅ ｐ
ｏｒｔｉｏｎ）の詳細な概略図である。
【図１３】図１３は図１０のデータバスインタフエース
の入力イネーブル部分（ｉｎｐｕｔ ｅｎａｂｌｅ ｐ
ｏｒｔｉｏｎ）の詳細な概略図である。
の入力イネーブル部分（ｉｎｐｕｔ ｅｎａｂｌｅ ｐ
ｏｒｔｉｏｎ）の詳細な概略図である。
【図１４】図１４は図１０のデータバスインタフエース
のＤ０〜Ｄ７インタフエースのブロツク図である。
のＤ０〜Ｄ７インタフエースのブロツク図である。
【図１５】図１５は図１４のＤ０〜Ｄ７インタフエース
用の制御部の詳細な説明図である。
用の制御部の詳細な説明図である。
【図１６】図１６は図１０のデータバスインタフエース
のＤ８〜Ｄ１５インタフエースのブロツク図である。
のＤ８〜Ｄ１５インタフエースのブロツク図である。
【図１７】図１７は図１６のデータバスインタフエース
のＤ８〜Ｄ２３インタフエース用の制御部のブロツク図
である。
のＤ８〜Ｄ２３インタフエース用の制御部のブロツク図
である。
【図１８】図１８は図１７のデータバスインタフエース
のＤ８〜Ｄ１５インタフエース用の制御部の詳細な概略
図である。
のＤ８〜Ｄ１５インタフエース用の制御部の詳細な概略
図である。
【図１９】図１９は図１７のデータバスインタフエース
のＤ１６〜Ｄ２３インタフエース用の制御部の詳細な概
略図である。
のＤ１６〜Ｄ２３インタフエース用の制御部の詳細な概
略図である。
【図２０】図２０は図１０のデータバスインタフエース
のＤ１６〜Ｄ２３インタフエースのブロツク図である。
のＤ１６〜Ｄ２３インタフエースのブロツク図である。
【図２１】図２１は図１０のデータバスインタフエース
のＤ２４〜Ｄ３１インタフエースのブロツク図である。
のＤ２４〜Ｄ３１インタフエースのブロツク図である。
【図２２】図２２は図２１のデータバスインタフエース
のＤ３１インタフエースの詳細な概略図であり、他のイ
ンタフエースＤ０〜Ｄ３０のすべては同じである。
のＤ３１インタフエースの詳細な概略図であり、他のイ
ンタフエースＤ０〜Ｄ３０のすべては同じである。
【図２３】図２３は図２１のＤ２４〜Ｄ３１インタフエ
ースの制御部の詳細な概略図である。
ースの制御部の詳細な概略図である。
【図２４】図２４は図１のデータプロセツサのバスコン
トローラのブロツク図である。
トローラのブロツク図である。
【図２５】図２５は図２４のバスコントローラのサイズ
制御部の詳細な概略図である。
制御部の詳細な概略図である。
【図２６】図２６は図２４のバスコントローラのバイト
ラツチ制御部（ｂｙｔｅ ｌａｔｃｈ ｃｏｎｔｒｏ
ｌ）の詳細な概略図である。
ラツチ制御部（ｂｙｔｅ ｌａｔｃｈ ｃｏｎｔｒｏ
ｌ）の詳細な概略図である。
【図２７】図２７は図２４のバスコントローラの次のア
ドレス制御部の詳細な概略図である。
ドレス制御部の詳細な概略図である。
【図２８】図２８は図２４のバスコントローラのデータ
アドレスバツフアの詳細な概略図である。
アドレスバツフアの詳細な概略図である。
【図２９】図２９は図２４のバスコントローラのマイク
ロシーケンサ（ｍｉｃｒｏｓｅｑｕｅｎｃｅｒ）のブロ
ツク図である。
ロシーケンサ（ｍｉｃｒｏｓｅｑｕｅｎｃｅｒ）のブロ
ツク図である。
【図３０】図３０は図２９のマイクロシーケンサのデー
タサイズ入力シンクロナイザ（ｓｙｎｃｈｒｏｎｉｚｅ
ｒ）の詳細な概略図である。
タサイズ入力シンクロナイザ（ｓｙｎｃｈｒｏｎｉｚｅ
ｒ）の詳細な概略図である。
【図３１】図３１は図２９のマイクロシーケンサの終了
制御部（ｔｅｒｍｉｎａｔｉｏｎｃｏｎｔｒｏｌ）の詳
細な概略図である。
制御部（ｔｅｒｍｉｎａｔｉｏｎｃｏｎｔｒｏｌ）の詳
細な概略図である。
【図３２】図３２は図２９のマイクロシーケンサの状態
制御部（ｓｔａｔｅ ｃｏｎｔｒｏｌ）の詳細な概略図
である。
制御部（ｓｔａｔｅ ｃｏｎｔｒｏｌ）の詳細な概略図
である。
【図３３】図３３は図２９のマイクロシーケンサのスタ
ートバスサイクル制御部（ｓｔａｒｔ ｂｕｓ ｃｙｃ
ｌｅ ｃｏｎｔｒｏｌ）の詳細な概略図である。
ートバスサイクル制御部（ｓｔａｒｔ ｂｕｓ ｃｙｃ
ｌｅ ｃｏｎｔｒｏｌ）の詳細な概略図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タイジエン，ジエイムス エル アメリカ合衆国テキサス州78746，オース チン，ローズフインチ・トライアル，3423 番 (72)発明者 トンプソン，ロバート アール アメリカ合衆国テキサス州78759，オース チン，タウンシツプ・コウブ，11104番
Claims (1)
- 【請求項１】 少なくとも２種のサイズのオペランドに
対して演算をし、最大のオペランドサイズ以上のバスポ
ートサイズを有するデータプロセッサ（１０）であっ
て：前記バスポートサイズと等幅のバスを用いて、前記
のオペランドサイズのうちの１つに等しいバスポートを
有するバススレーブとの間でオペランドを通信するため
のバスコントローラ（１４，１８）を備え；該バスコン
トローラは：前記バス上にストローブ信号を与えて、第
１バスサイクルを開始する第１手段；転送すべきオペラ
ンドのサイズを示すオペランドサイズ信号を前記バス上
に与える第２手段；前記ストローブ信号に応答して前記
バススレーブが発生した複数信号（ＤＳＡＣＫ０，ＤＳ
ＡＣＫ１）をバスから受信する第３手段であって、該複
数信号は、前記オペランドの少なくとも一部を成すデー
タがバス上に存在していることを示し、かつ、当該バス
スレーブのバスポートサイズを示すところの、第３手
段；前記オペランドの少なくとも一部を成す前記データ
をバスから受信する第４手段（１８）；前記オペランド
が完全に通信されたか否かを決定する第５手段；追加的
バスサイクルを選択的に開始するための第６手段であっ
て、各追加的バスサイクルが前記のストローブ信号、オ
ペランドサイズ信号および複数信号を有し、ストローブ
信号によって各追加的バスサイクルが開始し、追加的バ
スサイクルが前記オペランドが完全に通信されるまで続
くところの、第６手段；ならびに前記第３手段により受
信された前記複数信号に応答し、かつ、前記第４手段に
より受信された前記データに応答して、前記第１のバス
サイクルの終了を制御するための第７手段であって、追
加的バスサイクルが要求された場合において各追加的バ
スサイクルの終了を制御し、バスサイクル間においてオ
ペランドの通信に選択的に割込み、前記バスに接続され
た周辺機器がバス制御を有して代替バスマスターとして
機能することを可能にする第７手段；を備えることを特
徴とする動的バスサイジングを有するデータプロセッ
サ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP2586833B2 JP2586833B2 (ja) | 1997-03-05 |
Family
ID=24502835
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60501709A Granted JPS61502565A (ja) | 1984-06-26 | 1985-04-12 | 動的バスサイジングを有するデ−タプロセツサ |
| JP3228784A Expired - Lifetime JPH079629B2 (ja) | 1984-06-26 | 1991-08-14 | データプロセツサ |
| JP6255943A Expired - Lifetime JP2586833B2 (ja) | 1984-06-26 | 1994-07-13 | データプロセッサ |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60501709A Granted JPS61502565A (ja) | 1984-06-26 | 1985-04-12 | 動的バスサイジングを有するデ−タプロセツサ |
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| Country | Link |
|---|---|
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| EP (1) | EP0185676B1 (ja) |
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| SG (1) | SG119893G (ja) |
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Also Published As
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