JPS623344A - 割込方式 - Google Patents

割込方式

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JPS623344A
JPS623344A JP61112457A JP11245786A JPS623344A JP S623344 A JPS623344 A JP S623344A JP 61112457 A JP61112457 A JP 61112457A JP 11245786 A JP11245786 A JP 11245786A JP S623344 A JPS623344 A JP S623344A
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JP
Japan
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register
bit
processor
interrupt
input
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JP61112457A
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Bui Jieimuzu Deibitsudo
デイビツド・ブイ・ジエイムズ
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Hewlett Packard Japan Inc
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Yokogawa Hewlett Packard Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はプロセッサによる割込の受付け／マスクを行な
うための割込方式に関する。
〔発明の技術的背景及びその問題点〕
従来技術においては通常、割込処理を行なうため、割込
を受信しデコードするための特別のハードウェアが使用
されてきた。たとえば、入出力装置は割込ベクタを特別
のパス上に与えることによって割込を発生する。この割
込ベクタはたとえば２つの部分、すなわち割込プライオ
リティとベクタ・テーブル・インデクス、から成ってい
る。もし割込プライオリティがプロセッサの現時点での
プライオリティをこえていると、ベクタ・テーブル中の
インデクスされたエントリから得られた命　　　　　　
　□令アドレスがプログラム・カウンタヘロードされる
。
上述の割込処理のやり方では、いくつかの問題点がある
。たとえば、割込をするためには特別のパス・プロトコ
ールおよびハードウェアが必要と・される。また、ハー
ドウェアがある割込のベクトルを処理している時には、
それよりも低いプライオリティの他の割込は処理されな
い。更には、割込のプライオリティは簡単に再割当てす
ることはできない。これに加えて、プロセッサが割込を
発生するのには、特別な命令が必要とされる。　　　　
　　　　　、。
〔発明の目的〕　　　　　　　　　　　　　　　　　　
　　　′本発明は、上述した従来技術の問題を解消し、
　　　　　　　゛□柔軟な割込処理を行なうことができ
る割込方式を提供することを目的とする。
〔発明の概要〕
本発明の好適な実施例によれば、本発明を用いたシステ
ム内の各プロセッサは外部割込レジスタ（Ｅ　Ｉ　Ｒ）
　、入出力ＥＩＲ（Ｉｏ−ＥＩＲ）、および外部割込マ
スク・レジスタ（ＥＩＭ）を備えている。
入出力装置が第１のプロセッサに割込をかけたい時には
、その入出力装置は所定値を第１のプロセッサのＩ　Ｏ
−Ｅ　Ｉ　Ｒへ書込む。この所定値が第１のプロセッサ
Ｉ　Ｏ−Ｅ　Ｉ　Ｒへ書込まれると、これにより、第１
のプロセッサＥＩＲの指定されたビットが立てられ（シ
ステム上の規約によっては。
当該ビットがクリアされるようにしてもよいことは当然
である）、割込が発生する。この指定ビットにより、ど
の入出力装置が割込をかけたか、あるいはどの入出力装
置群が割込を要求した入出力装置を含んでいるか、とい
うことをプロセッサに対して示す。入出力装置はＥＩＲ
のビットを立てることができる。しかしプロセッサだけ
が自分のＥＩＨのビットをクリアできる。ＥＩＭはプロ
セッサが人出、力装置からの割込に対する処理を先に延
ばすために用いられる。入出力装置がＥＩＲのあるビッ
トを立て、かつＥＩＭ中のそれに対応するビットが立っ
ていれば、当該プロセッサは割込に対する処理にとりか
かる。もしＥＩＭ中の上述の対応ビットが立っていなけ
れば、プロセッサは、ＥＩＭ中のこの対応ビットが立て
られるまで、この割込に対する処理を遅らせる。
ＥＩＭの内容はプロセッサによりいつでも変更できる。
プロセッサはＥＩＭを用いて、どの入出力装置、あるい
はどの入出力装置群が特定のプロセスに割込をかけるこ
とができるか、を選択する。
もし入出力装置がプロセッサ中のＥＩＲのあるビットを
立てたがＥＩＭ中の対応ビットは立っていないのならば
、ＥＩＭ中のこの対応ビットが立つまでＥＩＲ中のビッ
トは立ったままとなる。ＥＩＭ中のあるビットが立てら
れまたＥＩＲ中の対応ビットが立っているときには、プ
ロセッサはＥＩＨ中のこの立っているビットで示される
割込を処理する。上述した割込方式によれば、どの割込
も失なわれないことが保障され、また入出力装置がプロ
セッサに対して割込をかける動作を続ける必要もなくな
る。プロセッサに割込がかかると、プロセッサは自分の
ＥＩＨ中のどのひとつのあるいはいくつかのビットが立
っているかを調べ、これに基いてコード中の割込を処理
するための特定の部分を実行する。
プロセッサのＥＩＲ中のあるビットが立っておりまたＥ
ＩＭ中の対応ビットが立っていれば、プロセッサは割込
の処理にあたって先ずＥＩＲのこのビットをクリアする
。次に、プロセッサはこのビットに割当てられた活動中
の入出力装置群内の全ての活動中の入出力装置にポーリ
ングをかける。
ｎ後にプロセッサはこのビットに割当てられた入出力装
置群中の割込を発生した１つあるいはいくつかの入出力
装置に対してサービスを行なう。
〔発明の実施例〕
第１図において、プロセッサ１０１，１０２、入出力装
ｆｆ１ｌｌｌ、１１２．１１３．１１４がパス１０７に
接続されている。プロセッサ１０１には１Ｏ−ＥＩＲ１
２０、ＥＩＲ１２１、ＥＩＭ１２２が設けられている。
またプロセッサ１０２には１Ｏ−ＥＩＲ１３０、ＥＩＲ
１３１、ＥＩＭ１３２が設けられている。パス７はたと
えば３２ビツトのパスであってよい。各入出力装＠１１
１ないし１１４には３つのレジスタが設けられている。
これらは群レジスタ、ディスティネーション・レジスタ
および完了レジスタである。たとえば、入出力装置１１
．１中には群レジスタ２０１、ディスティネーション・
レジスタ２０２、完了レジスタ２０３が設けられている
。これらのレジスタは第２図にも示されている。ディス
ティネーション・レジスタ２０２は、割込みをかけたい
プロセッサのパス上でのアドレスを示すデータが入って
いる。
ここにおいて、ある特定のアドレスを、ブロードキャス
ト式割込用、すなわちパス上の全てのプロセッサに対す
る割込用としてもよい。群レジスタ２０１中に入ってい
るデータは、プロセッサの１０−Ｅ　Ｉ　Ｒに書込まれ
るとそのプロセッサのＥＩＲのあるビットを立ててこれ
によってどの入出力装置が（この場合には入出内装ｆｉ
ｌ　ｌ　１）プロセッサに割込をかけたかを示す（ある
いは割込をかけた入出力装置、ここでは入出力装置１１
１、がどの入出力装置群に茜しているのかを示す）。
完了レジスタ２０３は入出力装置１１１がコマンドを終
了して割込を送出したときに設定される。
入出力装置がプロセッサのサービスを必要とする場合に
は、この入出力装置は対象となるプロセッサｌ０−ＥＩ
Ｒに書込みを行なう、たとえば、入出力装置ｉｔｔがプ
ロセッサ１０１に割込をかける場合を考えよう。群レジ
スタ２０１にはｌｏ−ＥＩＲ１２０に書込まれるデータ
が入っている。
ディスティネーション・レジスタ０２にはプロセッサ１
０１のパス・アドレスが入っている。ここで、データ・
フレームが入出力装置！ｔｉｌｌによって組立てられる
。このデータ・フレームにはディスティネーション・レ
ジスタ２０２からのパス・アドレスおよび群レジスタ２
０１からのデータが入っている。
群レジスタ２０１には、アドレスされたプロセッサのＥ
ＩＲ中のどのビットを立てるかを示す情報が入っている
。たとえば３２ビツト・マシンでは、群レジスタからの
データとしてパス１０７上に与えられるデータの下位５
ビツトに、ＥＩＲ中でどのビットを立てるべきかを示す
ビット位置アドレスが入っているようにしてよい、ＥＩ
Ｒのビットがいったん立てられると、これは既述の如く
プロセッサのみがリセットできる。ある入出力装置よる
ＥＩＲ中のビットの設定の猜に、同じあるいは別の入出
力装置がＥＩＲに書込みを行なうと、新しいデータが論
理ＯＲ＊Ｘにより既に入っていたデータに組合わされる
。
第３図はＥＴＲ１２１とＥＩＭ１２２を示している。同
図においては、両レジスタとも３２ビツトとして示しで
ある。図示の如く、ＥＩＲ１２１の各ビットは論理ＡＮ
Ｄゲートを介してＥＩＭ１２２の対応するビットに夫々
結合されている。
このような論理ＡＮＤゲートとして、第３図中には論理
ＡＮＤゲート３０１．３０２．３０３．３１６．３１７
．３３０，３３１．３３２を例示しである。ＥＩＲ中の
ビットが入出力装置によって立てられると、Ｅ！Ｍ１２
２中の対応ビットが立っているならば割込が発生する。
もしＥＩＭ１２２中のこの対応ビットが立っていないな
らば、プロセッサ１０１がこの対応ビットを立てるまで
は割込は発生しない。かくしてプロセッサ１０１はＥ　
ＩＭＩ　２２を用いて割込レベルを設定することができ
、またＥＩＭ１２２の内容を変更するこ−とにより、割
込レベルの設定を変えることができる。
ＥｒＭ１２２中のビットは、プロセッサ１０１上で走り
かつＥＩＭ１２２への書込み権が与えられているソフト
ウェア・プロセスにより、立てたりあるいはクリアした
りすることができる。たとえばレジスタ３６１の内容を
ＥＩＭ１２２にロードしたりあるはＥＩＭ１２２の内容
をレジスタ３６１に読出すことができる。
ＥＩＲ１２１中のビットはＡＬ［Ｊ３５１を用いて立て
たリフリアしたりできる。ＥＩＲ１２１のビットを立て
る動作は、１Ｏ−ＥＩＲ１２０からの出力をデコーダデ
コーダ３６３、マルチプレクサ３６２を通して選択しＡ
ＬＵ３５１へ入れる二　　　　　　″、・「 とによって行なわれる。ここでＡＬ０３５１は上のよう
にして得られたＩ　Ｏ−Ｅ　Ｉ　Ｒの内容のデコード結
果とＥＩＲ１２１の現在の内容との論理ＯＲをとる。こ
の結果はＩｉ：ｌＲ１２１にストアされる。
ＥＩＲ１２１中のビットを選択的にクリアすることがで
きる。これを行なうためには、マルチプレクサ３６２を
通してレジスタ３７１１１Ｍから入力　　　　　　２゛
′を選択してＡＬＵ３５１に与える。ＡＬＵ３５１はレ
ジスタ３７１から得られたビット・パターンをＥＩＲ１
２１の現在の内容と論理ＡＮＤ演算する。そしてこの結
果をＥＩＲ１２１にストアする。
〔発明の効果〕
以上説明したように、本発明の割込方式によれ　　　　
　　１ば、簡単な構成で柔軟な割込処理を行なうことが
できる。
【図面の簡単な説明】
第１図は本発明の割込方式を実施するために用いられる
情報処理システムのブロック図、第２図は第１図中に示
される入出力装置内のレジスタ構成を示す図、第３図は
第１図のプロセッサ内のレジスタ構成を示す図である。 １０Ｌ　　１０２：プロセッサ、 １１１．１１２．１１３．１１４二人出力装置、１２１
．１３１　：ＥＩＲｌ １２２．１３２：ＥＩＭ、 ３０Ｌ　３０２．３０３．３１６．３１７．３３０．３
３１，３３２：ＡＮＤゲート。

Claims (1)

  1. 【特許請求の範囲】 ビット・パターンが設定される第１レジスタと、 割込要求を受けてビットが設定される第２レジスタと を設け、 前記第１レジスタおよび第２レジスタの対応ビットが夫
    々所定値をとつた場合に前記割込要求をプロセッサに処
    理せしめる割込方式。
JP61112457A 1985-06-28 1986-05-16 割込方式 Expired - Lifetime JP2662534B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/750,580 US4779195A (en) 1985-06-28 1985-06-28 Interrupt system using masking register in processor for selectively establishing device eligibility to interrupt a particular processor
US750580 1985-06-28

Publications (2)

Publication Number Publication Date
JPS623344A true JPS623344A (ja) 1987-01-09
JP2662534B2 JP2662534B2 (ja) 1997-10-15

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ID=25018437

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JP61112457A Expired - Lifetime JP2662534B2 (ja) 1985-06-28 1986-05-16 割込方式

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EP (1) EP0206654A1 (ja)
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63238630A (ja) * 1987-03-26 1988-10-04 Toshiba Corp マイクロプロセツサの割込み制御装置
US5161228A (en) * 1988-03-02 1992-11-03 Ricoh Company, Ltd. System with selectively exclusionary enablement for plural indirect address type interrupt control circuit
US4959781A (en) * 1988-05-16 1990-09-25 Stardent Computer, Inc. System for assigning interrupts to least busy processor that already loaded same class of interrupt routines
US5095460A (en) * 1989-04-25 1992-03-10 Digital Equipment Corporation Rotating priority encoder operating by selectively masking input signals to a fixed priority encoder
KR940001878B1 (ko) * 1990-03-08 1994-03-10 가부시끼가이샤 히다찌세이사꾸쇼 멀티 프로세서시스템 및 인터럽션 제어장치
US5289583A (en) * 1990-10-19 1994-02-22 International Business Machines Corporation Bus master with antilockup and no idle bus cycles
US5210839A (en) * 1990-12-21 1993-05-11 Sun Microsystems, Inc. Method and apparatus for providing a memory address from a computer instruction using a mask register
JPH0689269A (ja) * 1991-02-13 1994-03-29 Hewlett Packard Co <Hp> プロセッサの制御装置、プロセッサの休止装置およびそれらの方法
US5179704A (en) * 1991-03-13 1993-01-12 Ncr Corporation Method and apparatus for generating disk array interrupt signals
US5652890A (en) * 1991-05-17 1997-07-29 Vantus Technologies, Inc. Interrupt for a protected mode microprocessor which facilitates transparent entry to and exit from suspend mode
US5446904A (en) * 1991-05-17 1995-08-29 Zenith Data Systems Corporation Suspend/resume capability for a protected mode microprocessor
US5319785A (en) * 1991-06-28 1994-06-07 Digital Equipment Corporation Polling of I/O device status comparison performed in the polled I/O device
EP0535821B1 (en) * 1991-09-27 1997-11-26 Sun Microsystems, Inc. Method and apparatus for dynamically steering undirected interrupts
JP3171925B2 (ja) * 1992-04-30 2001-06-04 株式会社日立製作所 データ処理装置
US5448743A (en) * 1992-07-21 1995-09-05 Advanced Micro Devices, Inc. General I/O port interrupt mechanism
US5438677A (en) * 1992-08-17 1995-08-01 Intel Corporation Mutual exclusion for computer system
DE4242133A1 (de) * 1992-12-14 1994-06-16 Siemens Ag Anordnung mit mehreren Funktionseinheiten
EP0602858A1 (en) * 1992-12-18 1994-06-22 International Business Machines Corporation Apparatus and method for servicing interrupts in a multiprocessor system
US5652837A (en) * 1993-03-22 1997-07-29 Digital Equipment Corporation Mechanism for screening commands issued over a communications bus for selective execution by a processor
US5692199A (en) * 1993-10-28 1997-11-25 Elonex I.P. Holdings, Ltd. Personal digital assistant module having a host interconnect bus without an interrupt line and which handles interrupts as addresses associated with specific interrupts in memory
JP3242508B2 (ja) * 1993-11-05 2001-12-25 松下電器産業株式会社 マイクロコンピュータ
US5506997A (en) * 1994-01-28 1996-04-09 Compaq Computer Corp. Device for mapping a set of interrupt signals generated on a first type bus to a set of interrupt signals defined by a second type bus and combing the mapped interrupt signals with a set of interrupt signals of the second type bus
US5671424A (en) * 1994-02-02 1997-09-23 Advanced Micro Devices, Inc. Immediate system management interrupt source with associated reason register
US5835743A (en) * 1994-06-30 1998-11-10 Sun Microsystems, Inc. Application binary interface and method of interfacing binary application program to digital computer
US5761492A (en) * 1996-05-07 1998-06-02 Lucent Technologies Inc. Method and apparatus for uniform and efficient handling of multiple precise events in a processor by including event commands in the instruction set
JP3676882B2 (ja) 1996-06-12 2005-07-27 株式会社リコー マイクロプロセッサ及びその周辺装置
US5905913A (en) * 1997-04-24 1999-05-18 International Business Machines Corporation System for collecting a specified number of peripheral interrupts and transferring the interrupts as a group to the processor
US7117285B2 (en) * 2003-08-29 2006-10-03 Sun Microsystems, Inc. Method and system for efficiently directing interrupts
US7584316B2 (en) * 2003-10-14 2009-09-01 Broadcom Corporation Packet manager interrupt mapper
GB2409543B (en) * 2003-12-23 2006-11-01 Advanced Risc Mach Ltd Interrupt masking control
US20140208134A1 (en) * 2013-01-21 2014-07-24 Texas Instruments Incorporated Host controller interface for universal serial bus (usb) power delivery

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54153541A (en) * 1978-05-25 1979-12-03 Fujitsu Ltd Control system for interruption priority
JPS61165168A (ja) * 1984-12-21 1986-07-25 Fujitsu Ltd 割り込み制御方式

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1397438A (en) * 1971-10-27 1975-06-11 Ibm Data processing system
US3831151A (en) * 1973-04-04 1974-08-20 Gte Automatic Electric Lab Inc Sense line processor with priority interrupt arrangement for data processing systems
US3999165A (en) * 1973-08-27 1976-12-21 Hitachi, Ltd. Interrupt information interface system
US4004283A (en) * 1974-10-30 1977-01-18 Motorola, Inc. Multiple interrupt microprocessor system
US4177515A (en) * 1977-12-23 1979-12-04 Ncr Corporation Interrupt adapter for data processing systems
US4268904A (en) * 1978-02-15 1981-05-19 Tokyo Shibaura Electric Co., Ltd. Interruption control method for multiprocessor system
US4275440A (en) * 1978-10-02 1981-06-23 International Business Machines Corporation I/O Interrupt sequencing for real time and burst mode devices
US4237535A (en) * 1979-04-11 1980-12-02 Sperry Rand Corporation Apparatus and method for receiving and servicing request signals from peripheral devices in a data processing system
US4271468A (en) * 1979-11-06 1981-06-02 International Business Machines Corp. Multiprocessor mechanism for handling channel interrupts
US4400773A (en) * 1980-12-31 1983-08-23 International Business Machines Corp. Independent handling of I/O interrupt requests and associated status information transfers
EP0104545A3 (en) * 1982-09-27 1985-12-04 Kabushiki Kaisha Toshiba Input and output port control unit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54153541A (en) * 1978-05-25 1979-12-03 Fujitsu Ltd Control system for interruption priority
JPS61165168A (ja) * 1984-12-21 1986-07-25 Fujitsu Ltd 割り込み制御方式

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Publication number Publication date
EP0206654A1 (en) 1986-12-30
JP2662534B2 (ja) 1997-10-15
US4779195A (en) 1988-10-18

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