JPH0628320A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】本発明は、複数のプロセッサから構成されるマ
ルチプロセッサシステムに関し、高速のデータ処理の実
現を目的とする。 【構成】各プロセッサが、自プロセッサに対して割込要
求を発行してくる可能性のあるプロセッサ対応に複数の
割込レジスタ５を備える構成を採って、他プロセッサに
対して割込要求を発行するときには、その割込要求先の
プロセッサの持つ割込レジスタ５の内の、自プロセッサ
に割り付けられた割込レジスタ５に割込要求を設定して
いくことでデータ処理を実行していくように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサから
構成されるマルチプロセッサシステムに関し、特に、高
速のデータ処理を実現するマルチプロセッサシステムに
関する。

【０００２】近年、コンピュータシステムの高速化及び
多機能化に伴って、マルチプロセッサシステムが広く用
いられるようになってきている。このマルチプロセッサ
システムの実用性を高めていくためにも、より高速のデ
ータ処理を実現できる構成の構築が必要である。

【０００３】

【従来の技術】従来のマルチプロセッサシステムでは、
各プロセッサが、１つの割込レジスタを備えるととも
に、各プロセッサがアクセス可能となるメモリ上に、各
割込レジスタ対応に排他制御領域を備える構成を採っ
て、他プロセッサに対して割込処理を要求する場合に
は、その排他制御領域に従って割込要求先のプロセッサ
の割込レジスタを排他獲得して割込要求を設定していく
ことで、データ処理を実行していくという構成を採って
いた。

【０００４】すなわち、マルチプロセッサシステムが、
図５に示すように、命令制御処理を実行する３台の命令
制御プロセッサＩＰＵ１〜３と、入出力装置の制御処理
を実行する３台のシステム制御プロセッサＳＰＵ１〜３
とからなるときには、各プロセッサが、自プロセッサ内
に１つの割込レジスタ０１，０２，０３，１１，１２，
１３を備えるとともに、図６に示すように、メモリ上
に、各プロセッサ対応に排他制御領域２１，２２，２
３，２４，２５，２６を備えるという構成を採ってい
た。

【０００５】そして、図７に示すように、命令制御プロ
セッサＩＰＵ１は、システム制御プロセッサＳＰＵ１に
対して処理を依頼するときには、排他制御領域２４を獲
得してから割込レジスタ１１に割込要求をセットするこ
とで処理依頼を行っていくことなる。そして、例えば、
システム制御プロセッサＳＰＵ３は、命令制御プロセッ
サＩＰＵ１に対して処理を依頼するときに、獲得すべき
排他制御領域２１がシステム制御プロセッサＳＰＵ２に
より獲得されているときには、この獲得の解放を待って
から、排他制御領域２１を獲得して割込レジスタ０１に
割込要求をセットすることで処理依頼を行っていくこと
になる。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従っていると、割込要求先となるプロセ
ッサに割込レジスタが１つしか用意されていないことか
ら、そのプロセッサに対して複数のプロセッサが割込要
求を発行することができないという問題点があった。こ
れから、データ処理を効率的に実行できないという問題
点があったのである。

【０００７】また、このような従来技術に従っている
と、どのプロセッサからの割込要求であるのかを判断で
きるようにするための領域として、主記憶上に排他制御
領域を用意しなくてはならないという問題点があった。

【０００８】本発明はかかる事情に鑑みてなされたもの
であって、高速のデータ処理を実現できる新たなマルチ
プロセッサシステムの提供を目的とする。

【０００９】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１はマルチプロセッサシステムを構
成するプロセッサ、２はプロセッサ１間を接続するバ
ス、３は各プロセッサ１に展開されて割込要求を発行す
る割込発行部、４は各プロセッサ１に展開されて割込処
理を実行する割込実行部である。

【００１０】本発明のマルチプロセッサシステムを構成
する各プロセッサ１は、自プロセッサ１に対して割込要
求を発行してくる可能性のあるプロセッサ１対応に複数
の割込レジスタ５を備える構成を採る。

【００１１】

【作用】本発明では、各プロセッサ１は、自プロセッサ
１に対して割込要求を発行してくる可能性のあるプロセ
ッサ１対応に割込レジスタ５を備える。この構成に従っ
て、従来技術の必要とした排他制御領域を備える必要が
なくなる。

【００１２】そして、プロセッサ１の割込発行部３は、
他プロセッサ１に対して割込処理を要求する場合には、
その要求先のプロセッサ１の持つ割込レジスタ５の内
の、自プロセッサに割り付けられた割込レジスタ５に割
込要求を設定する。この割込要求の設定を受けると、割
込要求先のプロセッサ１の割込実行部４は、対応の割込
処理を実行する。

【００１３】このように、本発明のマルチプロセッサシ
ステムでは、各プロセッサ１が割込レジスタ５を他プロ
セッサ１対応に複数備える構成を採るものであることか
ら、各プロセッサ１は、他プロセッサ１の割込要求発行
の有無に関係なく、割込要求先のプロセッサ１に対して
割込要求を発行していけるようになる。このようにし
て、本発明のマルチプロセッサシステムに従うことでデ
ータ処理を効率的に実行できるようになる。

【００１４】しかも、本発明のマルチプロセッサシステ
ムでは、従来技術の必要とした排他制御領域と、その排
他制御領域関係の制御機構とが不要になるのである。

【００１５】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明の適用可能なマルチプロセッサシス
テムのシステム構成例を図示する。

【００１６】図中、１０は命令制御処理を実行すること
で命令制御部を構成することになる複数の命令制御プロ
セッサ、２０は入出力装置の制御処理を実行することで
システム制御部を構成することになる複数のシステム制
御プロセッサ、３０は命令制御プロセッサ１０及びシス
テム制御プロセッサ２０の間を接続するバス、４０は命
令制御プロセッサ１０及びシステム制御プロセッサ２０
がアクセス可能となる共有メモリ等の記憶装置である。

【００１７】このようなシステム構成を採るマルチプロ
セッサシステムに対して、本発明を適用する場合には、
図１でも説明したように、命令制御プロセッサ１０及び
システム制御プロセッサ２０は、自プロセッサに対して
割込要求を発行してくる可能性のあるプロセッサ対応に
複数の割込レジスタを備えることになる。

【００１８】図３に、命令制御プロセッサ１０及びシス
テム制御プロセッサ２０の備える割込レジスタの一実施
例を図示する。ここで、この実施例では、３台の命令制
御プロセッサ１０をそれぞれＩＰＵ１，ＩＰＵ２，ＩＰ
Ｕ３で示してあり、３台のシステム制御プロセッサ２０
をそれぞれＳＰＵ１，ＳＰＵ２，ＳＰＵ３で示してあ
る。

【００１９】すなわち、命令制御プロセッサＩＰＵ１
は、システム制御プロセッサＳＰＵ１からの割込要求を
受け付ける割込レジスタ０１１と、システム制御プロセ
ッサＳＰＵ２からの割込要求を受け付ける割込レジスタ
０１２と、システム制御プロセッサＳＰＵ３からの割込
要求を受け付ける割込レジスタ０１３とを備える。ま
た、命令制御プロセッサＩＰＵ２は、システム制御プロ
セッサＳＰＵ１からの割込要求を受け付ける割込レジス
タ０２１と、システム制御プロセッサＳＰＵ２からの割
込要求を受け付ける割込レジスタ０２２と、システム制
御プロセッサＳＰＵ３からの割込要求を受け付ける割込
レジスタ０２３とを備える。また、命令制御プロセッサ
ＩＰＵ３は、システム制御プロセッサＳＰＵ１からの割
込要求を受け付ける割込レジスタ０３１と、システム制
御プロセッサＳＰＵ２からの割込要求を受け付ける割込
レジスタ０３２と、システム制御プロセッサＳＰＵ３か
らの割込要求を受け付ける割込レジスタ０３３とを備え
る。

【００２０】一方、システム制御プロセッサＳＰＵ１
は、命令制御プロセッサＩＰＵ１からの割込要求を受け
付ける割込レジスタ１１１と、命令制御プロセッサＩＰ
Ｕ２からの割込要求を受け付ける割込レジスタ１１２
と、命令制御プロセッサＩＰＵ３からの割込要求を受け
付ける割込レジスタ１１３とを備える。また、システム
制御プロセッサＳＰＵ２は、命令制御プロセッサＩＰＵ
１からの割込要求を受け付ける割込レジスタ１２１と、
命令制御プロセッサＩＰＵ２からの割込要求を受け付け
る割込レジスタ１２２と、命令制御プロセッサＩＰＵ３
からの割込要求を受け付ける割込レジスタ１２３とを備
える。また、システム制御プロセッサＳＰＵ３は、命令
制御プロセッサＩＰＵ１からの割込要求を受け付ける割
込レジスタ１３１と、命令制御プロセッサＩＰＵ２から
の割込要求を受け付ける割込レジスタ１３２と、命令制
御プロセッサＩＰＵ３からの割込要求を受け付ける割込
レジスタ１３３とを備える。

【００２１】次に、図４に従って、このように構成され
る実施例のマルチプロセッサシステムの動作処理につい
て説明する。図４に示すように、命令制御プロセッサＩ
ＰＵ１は、システム制御プロセッサＳＰＵ１に対して処
理を依頼するときには、システム制御プロセッサＳＰＵ
１の持つ割込レジスタ１１１に対して、割込要求をセッ
トすることで処理依頼を行う。続いて、システム制御プ
ロセッサＳＰＵ２は、命令制御プロセッサＩＰＵ３に対
して処理を依頼するときには、命令制御プロセッサＩＰ
Ｕ３の持つ割込レジスタ０３２に対して、割込要求をセ
ットすることで処理依頼を行う。

【００２２】続いて、システム制御プロセッサＳＰＵ１
とシステム制御プロセッサＳＰＵ３とが、命令制御プロ
セッサＩＰＵ１に対して処理を依頼するときには、それ
ぞれ、命令制御プロセッサＩＰＵ１の持つ割込レジスタ
０１１，割込レジスタ０１３に対して、割込要求をセッ
トすることで処理依頼を行う。

【００２３】続いて、命令制御プロセッサＩＰＵ１と命
令制御プロセッサＩＰＵ３とが、システム制御プロセッ
サＳＰＵ３に対して処理を依頼するとともに、命令制御
プロセッサＩＰＵ２が、システム制御プロセッサＳＰＵ
２に対して処理を依頼するときには、命令制御プロセッ
サＩＰＵ１と命令制御プロセッサＩＰＵ３とは、それぞ
れ、システム制御プロセッサＳＰＵ３の持つ割込レジス
タ１３１，割込レジスタ１３３に対して、割込要求をセ
ットすることで処理を依頼するとともに、命令制御プロ
セッサＩＰＵ２は、システム制御プロセッサＳＰＵ２の
持つ割込レジスタ１２２に対して、割込要求をセットす
ることで処理を依頼する。

【００２４】このようにして、図３に従う本発明の一実
施例のマルチプロセッサシステムは、従来技術の必要と
した排他制御領域を用いることなく、他プロセッサ１の
持つ自プロセッサ用の割込レジスタに割込要求をセット
していくことで、データ処理を実行していくことにな
る。

【００２５】

【発明の効果】以上説明したように、本発明のマルチプ
ロセッサシステムでは、各プロセッサは、他プロセッサ
の割込要求発行の有無に関係なく、割込要求先のプロセ
ッサに対して割込要求を発行していけるようになる。こ
れから、データ処理を効率的に実行できるようになる。
しかも、従来技術の必要とした排他制御領域と、その排
他制御領域関係の制御機構とが不要になる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の適用可能なマルチプロセッサシステム
のシステム構成図である。

【図３】本発明の一実施例である。

【図４】実施例の動作処理の説明図である。

【図５】従来技術の説明図である。

【図６】従来技術の説明図である。

【図７】従来技術の動作処理の説明図である。

【符号の説明】

１ プロセッサ ２ バス ３ 割込発行部 ４ 割込実行部 ５ 割込レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 五十嵐 郁子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサから構成されるマルチ
   プロセッサシステムにおいて、 各プロセッサが、自プロセッサに対して割込要求を発行
   してくる可能性のあるプロセッサ対応に複数の割込レジ
   スタ(5) を備える構成を採って、 他プロセッサに対して割込要求を発行するときには、そ
   の割込要求先のプロセッサの持つ割込レジスタ(5) の内
   の、自プロセッサに割り付けられた割込レジスタ(5) に
   割込要求を設定していくことでデータ処理を実行してい
   くよう処理することを、 特徴とするマルチプロセッサシステム。