JPH03185552A - データ受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデータ受信回路に関し、特に情報処理装置にお
けるプロセッサ間通信用のデータ受信回路に関する。

従来技術 従来、この種のプロセッサ間通信用のデータ受信回路で
は、他のプロセッサからの通信リクエストが自プロセッ
サに対して連続して送られてきた場合、１回目のリクエ
ストの処理が終了していなくても２回目のリクエストの
通信データを受取り、自プロセッサのファームウェアに
割込み、プロセッサ間通信の割込処理を行っていた。こ
のように、後続のリクエストがすぐに送られてくる場合
としてはマルチプロセッサシステムにおける場合が考え
られる。すなわち、１つのプロセッサに対して他の複数
のプロセッサからのリクエストが集中するような場合で
ある。

しかし、通信リクエストが自プロセッサに対し連続して
入力された場合、１回目のリクエストの処理が終了して
いないときに２回目のリクエストの通信データを受取る
と、レジスタ上でデータが上書きされ、１回目のリクエ
ストのデータが破壊されてしまい、１回目のリクエスト
の処理が正しく行われないという欠点がある。

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的はリクエストの通信データが連続
して送られてくる場合においても有効に処理を行うこと
ができるデータ受信回路を提供することである。

発明の構成 本発明によるデータ受信回路は、外部からの通信データ
を保持する第１のレジスタと、前記第１のレジスタのバ
ックアップをなす第２のレジスタと、前記第１のレジス
タに通信データが存在しているとき、外部から他の通信
データが到来した場合に前記第２のレジスタを用いるよ
う制御する制御手段とを含むことを特徴とする。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明によるデータ受信回路の一実施例の構成
を示すブロック図である。同図において、本発明の一実
施例によるデータ受信回路は、プロセッサ間通信リクエ
スト信号１００を格納するプロセッサ間通信リクエスト
レジスタ１と、プロセッサ間通信データｌｏｔを格納す
るプロセッサ間通信データレジスタ２と、プロセッサ間
通信データレジスタ２の出力信号１０２をデコードする
デコード回路３とを含んで構成されている。

また、本実施例のデータ受信回路はプロセッサ間通信リ
クエストレジスタ１の出力１０３を格納するプロセッサ
間通信リクエストレジスタ４と、デコード回路３によっ
て生成されたプロセッサ間通、信割込１０４を格納する
割込レジスタ５と、割込レジスタ５の出力ｌＯＢを格納
する割込レジスタ６とを含んで構成されている。なお、
７はアンド回路である。

かかる構成において、プロセッサ間通信リクエスト信号
１００が「１」の時、プロセッサ間通信リクエストレジ
スタ１に「１」が格納され、これにより、プロセッサ間
通信データ１０１がプロセッサ間通信データレジスタ２
に格納される。つまり、リクエストレジスタ１にｒｌＪ
が保持されているときはデータレジスタ２内にデータが
保持されていることになる。なお、このデータがファー
ムウェアへの割込要因となる。

次に、プロセッサ間通信データレジスタ２の出力１０２
はデコード回路３でデコードされプロセッサ間通信割込
信号１０４が生成される。ここで、プロセッサ間通信リ
クエストレジスタ１の出力１０３が「１」のとき、プロ
セッサ間通信リクエストレジスタ４に「１」が格納され
、これにより、プロセッサ間通信割込信号１０４が割込
レジスタ５に格納される。つまり、リクエストレジスタ
４に「１」が保持されているときは、データレジスタ２
内にデータが保持されていることになる。そして、割込
レジスタ５の出力１０６はファームウェアに対して割込
みをかける。

ファームウェアへの割込処理が終了すると、リセット信
号１０ｇが送られてくる。これにより、プロセッサ間通
信リクエストレジスタ４と割込レジスタ５とがリセット
される。以上が通常時の動作である。

次に、ファームウェアへの割込処理が終了する前に後続
のリクエストが通信された場合について説明する。この
場合、プロセッサ間通信リクエストレジスタ４には既に
「１」が格納されており、さらにリクエストレジスタ１
に「１」が保持されるとプロセッサ間通信リクエストレ
ジスタ１の出力１０３とプロセッサ間通信リクエストレ
ジスタ４の出力１０５とはともに「１」になる。

すると、プロセッサ間通信°レジスタ１の出力１０３と
プロセッサ間通信レジスタ４の出力１０５の論理積、す
なわ−ちアンド回路７の出力は「１」になる。このとき
、割込レジスタ１の出力１０６は割込レジスタ６に格納
され、後続のプロセッサ間通信割込信号１０４は割込レ
ジスタ５に格納されることとなる。

つまり、レジスタ６はレジスタ５のバックアップとして
の機能をなすこととなる。そして、これら割込レジスタ
５と割込レジスタ６とに夫々格納されている割込要因は
割込レジスタ５の出力１０６及び割込レジスタ６の出力
１０７によってファームウェアに対して割込みをかける
のである。なお、すべての割込処理が終了した場合には
リセット信号１０８によってリクエストレジスタ４、割
込レジスタ５及び６がリセットされる。

要するに、本実施例ではリクエストレジスタ４がリセッ
ト状態であるとき、すなわちレジスタ５内にデータが存
在していないときには、人力されたリクエストをレジス
タ５内に保持し、ファームウェアに対して割込みをかけ
るのである。これに対し、リクエストレジスタ４に「１
」が保持されているとき、すなわちレジスタ５内にデー
タが存在しているときに後続のリクエストが人力された
場合には、レジスタ５内のデータをレジスタ６に移し換
えるとともに後続のリクエストをレジスタ５に保持し、
これら両レジスタ５及び６内のブタによってファームウ
ェアに対して割込みをかけるのである。

つまり、通常時にはレジスタ５のみを使用し、ファーム
ウェアへの割込処理が終了する前に後続のリクエストが
人力された場合にはバックアップ用のレジスタ６をも用
いているため、従来のようなデータ破壊は生じなくなる
のである。

なお、本実施例においては、レジスタ内にブタが存在し
ている状態において後続のリクエストが人力されるとバ
ックアップ用のレジスタにデータを移し換えているが、
移し換えを行わず、バックアップ用のレジスタにデータ
を直接保持させる方式も考えられる。この場合には、セ
レクタを人力段に設けておき、後続のリクエストの到来
に応答してそのセレクタを切換えれば良い。また、リク
エストの人力頻度が高い場合にはレジスタの数を３つ、
４つと増せば良い。

発明の詳細 な説明したように本発明は、バックアップ用のレジスタ
を設けておき、他のプロセッサからの通信リクエストに
よる割込要因がファームウェアで処理される前に次のプ
ロセッサ間通信リクエストが来た場合、そのバックアッ
プ用のレジスタを用いることにより、前のリクエストに
よる割込要因の処理を正しく行うことができるという効
果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるデータ受信回路の構成を
示すブロック図である。 主要部分の符号の説明 １　。 ４・・・・・・プロセッサ間 通信リクエストレジスタ ５゜ ６・・・・・・割込レジスタ

Claims (1)

【特許請求の範囲】
1. （１）外部からの通信データを保持する第１のレジスタ
   と、前記第１のレジスタのバックアップをなす第２のレ
   ジスタと、前記第１のレジスタに通信データが存在して
   いるとき、外部から他の通信データが到来した場合に前
   記第２のレジスタを用いるよう制御する制御手段とを含
   むことを特徴とするデータ受信回路。