JPS59125448A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS59125448A JPS59125448A JP23391082A JP23391082A JPS59125448A JP S59125448 A JPS59125448 A JP S59125448A JP 23391082 A JP23391082 A JP 23391082A JP 23391082 A JP23391082 A JP 23391082A JP S59125448 A JPS59125448 A JP S59125448A
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- JP
- Japan
- Prior art keywords
- processing
- instruction execution
- general
- output
- parallel
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本−発８Ａは、処理のシーケンスをデータフローに基づ
いたデータ駆動によって行なう、データ駆動形の汎用基
本プロセッサ（以下単に汎用基本プロセッサと言う）を
使用して並列処理を行なうデータ処理装置に関する。
いたデータ駆動によって行なう、データ駆動形の汎用基
本プロセッサ（以下単に汎用基本プロセッサと言う）を
使用して並列処理を行なうデータ処理装置に関する。
（２）従来技術と問題点
＄１図はデータ処理装置の１例を説明するブロック図て
あって、１はホストコンピュータ、２１〜２ｎ ｔ’ｊ
汎用基本プロセッサ、５．５’はネットワークを示して
いる。
あって、１はホストコンピュータ、２１〜２ｎ ｔ’ｊ
汎用基本プロセッサ、５．５’はネットワークを示して
いる。
第１図において、ホストコンピュータ１と汎用基本フ“
ロセツサ２１〜２ｎはネットワーク３、Ｓ′を介して環
状に接続されており、複数の汎用基本プロセッサ２１〜
２ｎにより命令単位での処理を並列に行なうことにより
高速度な処理を実現している。
ロセツサ２１〜２ｎはネットワーク３、Ｓ′を介して環
状に接続されており、複数の汎用基本プロセッサ２１〜
２ｎにより命令単位での処理を並列に行なうことにより
高速度な処理を実現している。
第２図は従来の汎用基本プロセッサのブロック図であっ
て、２は汎用基本プロセッサ（第１図中２１〜２ｎで示
されるブロックの中の一つ〕４はスイッチ部、５は検査
部、６は命令実行部、７は入力端子、８は出力端子を示
している。
て、２は汎用基本プロセッサ（第１図中２１〜２ｎで示
されるブロックの中の一つ〕４はスイッチ部、５は検査
部、６は命令実行部、７は入力端子、８は出力端子を示
している。
第２図において、スイッチ部４は命令実行に必要な入力
をネットワークから入力端子７を経由して得る場合と、
命令実行部６の出力から得る場合の切り替えや、命令実
行部６の出力を出力端子８を通じてネットワークに送出
−する場合の切シ替えを行なっており、検査部５は内部
に命令メモリやオペランドメモリを持っていて、命令を
保持したり、データの待ち合わせなどのタイミング調整
を行なっている。
をネットワークから入力端子７を経由して得る場合と、
命令実行部６の出力から得る場合の切り替えや、命令実
行部６の出力を出力端子８を通じてネットワークに送出
−する場合の切シ替えを行なっており、検査部５は内部
に命令メモリやオペランドメモリを持っていて、命令を
保持したり、データの待ち合わせなどのタイミング調整
を行なっている。
以上説明した様な、データ処理装置においては、汎用基
本プロセッサ内に命令実行部が１組しか存在しないため
、汎用基本プロセッサ内にロードしたプログラムについ
て並列に処理が行なえる部分があっても、現在実行中の
処理が終了するまでは、その処理を行なえないと言う欠
点があった。
本プロセッサ内に命令実行部が１組しか存在しないため
、汎用基本プロセッサ内にロードしたプログラムについ
て並列に処理が行なえる部分があっても、現在実行中の
処理が終了するまでは、その処理を行なえないと言う欠
点があった。
また、これを汎用基本プロセッサの数を増して、他の汎
用基本プロセッサにょシ並列処理を行なう方法を採った
場合は、ネットワークを介してのデ「りの送受により迅
速性が損なわれることの他、ネットワークが膨大となる
欠点があった。
用基本プロセッサにょシ並列処理を行なう方法を採った
場合は、ネットワークを介してのデ「りの送受により迅
速性が損なわれることの他、ネットワークが膨大となる
欠点があった。
本発明はかかる従来の欠点に鑑み、汎用基本プロセッサ
にロードしたフ゛ログラムの並列に処理が行なえる部分
等について、これを同時に処理することの可能な装置の
提供を目的としている。
にロードしたフ゛ログラムの並列に処理が行なえる部分
等について、これを同時に処理することの可能な装置の
提供を目的としている。
（４）発明の構成
そしてこの目的は、本発明によれば特許請求の範囲に記
載のとおり、ホストコンピュータと複数のデータ駆動形
の汎用基本プロセッサとをネットワークを介して並列に
接続したデータ処理装置において、汎用基本プロセッサ
は、入力レジスタと出力レジスタと処理中であることを
表示するフラグと処理が終了したことを表示するフラグ
と演算器とを持つ複数の命令実行部を有し、該複数の命
令実行部は並列に接続された構造であることを特徴とす
るデータ処理装置により達成される。
載のとおり、ホストコンピュータと複数のデータ駆動形
の汎用基本プロセッサとをネットワークを介して並列に
接続したデータ処理装置において、汎用基本プロセッサ
は、入力レジスタと出力レジスタと処理中であることを
表示するフラグと処理が終了したことを表示するフラグ
と演算器とを持つ複数の命令実行部を有し、該複数の命
令実行部は並列に接続された構造であることを特徴とす
るデータ処理装置により達成される。
（５） 発明の実施例
第５図線本発明を構成する汎用基本プロセッサの１実施
例を示すブロック図であって、２′は汎用基本プロセッ
サ、４′はスイッチ部、５′は検査部、６１．〜６′ｎ
は命令実行部、７′は入力端子、８′は出力端子、９１
〜９ｎは演算器、Ｉ Ｏ１〜＋ Ｏｎは処理中表示フラ
グ、１１１〜１１ｎは処理終了フラグ、１２１〜＋ ２
ｎは入力レジスタ、１３１〜Ｉ ５ｎは出力レジスタ、
１４は入力制御部、１５は出力制御部を表わしている。
例を示すブロック図であって、２′は汎用基本プロセッ
サ、４′はスイッチ部、５′は検査部、６１．〜６′ｎ
は命令実行部、７′は入力端子、８′は出力端子、９１
〜９ｎは演算器、Ｉ Ｏ１〜＋ Ｏｎは処理中表示フラ
グ、１１１〜１１ｎは処理終了フラグ、１２１〜＋ ２
ｎは入力レジスタ、１３１〜Ｉ ５ｎは出力レジスタ、
１４は入力制御部、１５は出力制御部を表わしている。
第３図において、スイッチ制御部４′は命令実行に必要
な入力をネットワークから入力端子７′を経由して得る
場合と、命令実行部６ｆ〜６Ｉｎの出力を出力制御部１
５を介して得る場合との切り替えと、該出力制御部１５
からの信号を出力端子８′を経由してネットワークへ送
出する際の切り替えを行なっている。検査部５′は内部
に命令メモリやオペランドメモリを持っていて、命令を
保持したり、データの待ち合わせなどのタイミング調整
等を行なう。
な入力をネットワークから入力端子７′を経由して得る
場合と、命令実行部６ｆ〜６Ｉｎの出力を出力制御部１
５を介して得る場合との切り替えと、該出力制御部１５
からの信号を出力端子８′を経由してネットワークへ送
出する際の切り替えを行なっている。検査部５′は内部
に命令メモリやオペランドメモリを持っていて、命令を
保持したり、データの待ち合わせなどのタイミング調整
等を行なう。
入力制御部１４は、検査部５′刀・ら、実行可能な命令
を受は取ると、各命令実行部６ｆ〜６６の処理中表示フ
ラグ１０１〜＋ Ｏｎを児て、処理中ではない命令実行
部を選択する。ここでは例えば、命令実行部６６が選択
されたとすると、入力制御部１４は入力レジスタ１２２
に前記命令を送り込む。
を受は取ると、各命令実行部６ｆ〜６６の処理中表示フ
ラグ１０１〜＋ Ｏｎを児て、処理中ではない命令実行
部を選択する。ここでは例えば、命令実行部６６が選択
されたとすると、入力制御部１４は入力レジスタ１２２
に前記命令を送り込む。
命令実行部６≦では、処理中表示フラグ＋ ０３のピッ
トをＭＬ ＋ ｓとして処理中であることの表示を行な
い、入力レジスタ１２にセットした命令を演算器９２が
実行する。そしてその結果を出力レジスタ１５２にセッ
トして、処理終了フラグ１１２を１１Ｎにすることによ
り処理が終って出力が出力レジスタ１５２に保持されて
いることを表示する。
トをＭＬ ＋ ｓとして処理中であることの表示を行な
い、入力レジスタ１２にセットした命令を演算器９２が
実行する。そしてその結果を出力レジスタ１５２にセッ
トして、処理終了フラグ１１２を１１Ｎにすることによ
り処理が終って出力が出力レジスタ１５２に保持されて
いることを表示する。
出力制御部１５は、処理終了フラグ１１！が′１”にな
っているのを見て出力レジスタ１３２（７）ｆ−夕をス
イッチ部４′に送り込む。このとき処霧中表示フラグ＋
０．および処理終了フラグ１１２を共に１０″にする
。
っているのを見て出力レジスタ１３２（７）ｆ−夕をス
イッチ部４′に送り込む。このとき処霧中表示フラグ＋
０．および処理終了フラグ１１２を共に１０″にする
。
以上説明した各部の動作により、１汎用基本プロセッサ
内で、プログラムの同時に処理出来る部分についての並
列処理を可能としている。複数の、この様な汎用基本プ
ロセッサとホストコンピュータをネットワークを介して
接続することにより処理速度の速い、データ駆動形のデ
ータ処理装置を構成することが出来る。
内で、プログラムの同時に処理出来る部分についての並
列処理を可能としている。複数の、この様な汎用基本プ
ロセッサとホストコンピュータをネットワークを介して
接続することにより処理速度の速い、データ駆動形のデ
ータ処理装置を構成することが出来る。
（６）発明の効果
本発明のデータ処理装置によれば、汎用基本プロセッサ
内にロードしたプログラムについて並列に処理が行なえ
る部分のある場合は、現在実行中の他の処理があっても
全く同時に核汎用基本プロセッサ内で処理が行なえるの
で、高速度でのプログラムの実行が可能であり、また汎
用基本プロセッサの数を増やす場合の様に膨大なネット
ワークのハードウェアを必要とすることも無く、容易に
実現し得るので効果は大である。
内にロードしたプログラムについて並列に処理が行なえ
る部分のある場合は、現在実行中の他の処理があっても
全く同時に核汎用基本プロセッサ内で処理が行なえるの
で、高速度でのプログラムの実行が可能であり、また汎
用基本プロセッサの数を増やす場合の様に膨大なネット
ワークのハードウェアを必要とすることも無く、容易に
実現し得るので効果は大である。
第１図はデータ処理装置の１例を説明するブロック図、
第２図は従来の汎用基本プロセッサのブロック図、第５
図は本発明を構成する汎用基本プロセッサの１笑施例を
示すブロック図である。 １・・・ホストコンピュータ、２．２１〜２ｎ・・・汎
用基本プロセッサ、５．５’・・・ネットワーク、４．
４′・・・スイッチ部、５．５′・・・検査部、６．６
’Ｈ〜６ｈ・・・命令実行部、７．７′・・・入力端子
、８．８′・・・出力端子、９１〜９ｎ・・・演算器、
１０１〜＋ Ｏｎ・・・処理中表示フラグ、１１１〜Ｉ
＋ｎ・・・処理終了フラグ、＋ ２１〜＋ ２ｎ・・
・入力レジスタ、１５１〜１５ｎ・・・出力レジスタ、
１４・・・入力制御部、１５・・・出力制御部 代理人 弁理士 松 岡 宏四部 第１図
第２図は従来の汎用基本プロセッサのブロック図、第５
図は本発明を構成する汎用基本プロセッサの１笑施例を
示すブロック図である。 １・・・ホストコンピュータ、２．２１〜２ｎ・・・汎
用基本プロセッサ、５．５’・・・ネットワーク、４．
４′・・・スイッチ部、５．５′・・・検査部、６．６
’Ｈ〜６ｈ・・・命令実行部、７．７′・・・入力端子
、８．８′・・・出力端子、９１〜９ｎ・・・演算器、
１０１〜＋ Ｏｎ・・・処理中表示フラグ、１１１〜Ｉ
＋ｎ・・・処理終了フラグ、＋ ２１〜＋ ２ｎ・・
・入力レジスタ、１５１〜１５ｎ・・・出力レジスタ、
１４・・・入力制御部、１５・・・出力制御部 代理人 弁理士 松 岡 宏四部 第１図
Claims (1)
- 【特許請求の範囲】 ホストコンピュータと複数のデータ駆動形の。 汎用基本プロセッサとをネットワークを介して並列に接
続したデータ処理装置において、汎用基本フ゛ロセツサ
は、入力レジスタと出力レジスタと処理中であることを
表示するフラグと処理が終了したことを表示するフラグ
と演算器とを持つ複数の命令実行部を有し、該複数の命
令実行部は並列に接続された構造であることを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23391082A JPS59125448A (ja) | 1982-12-29 | 1982-12-29 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23391082A JPS59125448A (ja) | 1982-12-29 | 1982-12-29 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125448A true JPS59125448A (ja) | 1984-07-19 |
Family
ID=16962498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23391082A Pending JPS59125448A (ja) | 1982-12-29 | 1982-12-29 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444525A2 (en) * | 1990-03-02 | 1991-09-04 | Mitsubishi Denki Kabushiki Kaisha | Process and apparatus for controlling a programmable controller with efficient identification of operation completion |
-
1982
- 1982-12-29 JP JP23391082A patent/JPS59125448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0444525A2 (en) * | 1990-03-02 | 1991-09-04 | Mitsubishi Denki Kabushiki Kaisha | Process and apparatus for controlling a programmable controller with efficient identification of operation completion |
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