JP2514922B2 - 情報処理装置の性能制御方式 - Google Patents
情報処理装置の性能制御方式Info
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- JP2514922B2 JP2514922B2 JP60014215A JP1421585A JP2514922B2 JP 2514922 B2 JP2514922 B2 JP 2514922B2 JP 60014215 A JP60014215 A JP 60014215A JP 1421585 A JP1421585 A JP 1421585A JP 2514922 B2 JP2514922 B2 JP 2514922B2
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- Japan
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- instruction
- performance
- information processing
- cycle
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は情報処理装置の性能制御方式に関する。
情報処理装置の提供者として、種々の利用者の要求に
見合った性能をもつ情報処理装置を提供することは重要
である。
見合った性能をもつ情報処理装置を提供することは重要
である。
情報処理装置の処理能力の変更方式として次のような
方式が提案されている。
方式が提案されている。
（１） CPUのマシンサイクルを変更する方式。
（２） 主記憶装置の写しとしてのデータを保持する高
速にデータ読出し／書込み可能なバッファメモリ容量を
変更する方式。
速にデータ読出し／書込み可能なバッファメモリ容量を
変更する方式。
（３） パイプライン制御を採用している大型計算機で
は、先行制御部に１命令ごとに空時間を持たせる方式
（特願昭56-92341号）。
は、先行制御部に１命令ごとに空時間を持たせる方式
（特願昭56-92341号）。
（１）の方式においては、マシンサイクルの可変でき
る範囲が各々の装置で異なり、かつ可変範囲が少ない。
また、マシンサイクルの変更によりマシンの信頼性上の
問題が発生する。
る範囲が各々の装置で異なり、かつ可変範囲が少ない。
また、マシンサイクルの変更によりマシンの信頼性上の
問題が発生する。
（２）の方式においては、プログラム個々の性能には
ほとんど影響を与えないため、希望通りの性能処理速度
にする事が難かしい。
ほとんど影響を与えないため、希望通りの性能処理速度
にする事が難かしい。
また、（３）の方式は、性能処理速度の可変は可能で
あるが、連続する命令−命令間の一命令単位の先行制御
部に一定な空時間を持たせる方式である。先行制御部で
の時間は変わらないが、演算処理を行う時間は命令実行
内容によって異なる。このため、命令の先行制御部分と
比較して演算処理時間が長い命令（たとえばSS命令な
ど）が多いと、希望通りの処理速度にすることが難かし
く、また、演算処理速度の短い命令が多く発生する場合
も同様の欠点がある。
あるが、連続する命令−命令間の一命令単位の先行制御
部に一定な空時間を持たせる方式である。先行制御部で
の時間は変わらないが、演算処理を行う時間は命令実行
内容によって異なる。このため、命令の先行制御部分と
比較して演算処理時間が長い命令（たとえばSS命令な
ど）が多いと、希望通りの処理速度にすることが難かし
く、また、演算処理速度の短い命令が多く発生する場合
も同様の欠点がある。
本発明の目的は、情報処理装置において、所望の性能
が設定できる性能制御方式を提供することにある。
が設定できる性能制御方式を提供することにある。
本発明は、命令実行に要するマシンサイクル数が互い
に異なる２つの命令を少なくとも含む命令群を実用する
情報処理装置の性能制御方式において、各マシンサイク
ル毎に命令実行に要する処理の一部または全部を実行す
る演算ユニットと、前記情報処理装置の性能を設定する
手段と、前記演算ユニットの動作を、一定マシンサイク
ル数だけ抑止する手段とを有することによって達成され
る。この構成によれば、演算ユニットによる命令の実行
は当該命令のマシンサイクル中でも抑止されるため、命
令の実行に要するマシンサイクル数の大小により左右さ
れない情報処理装置の性能を設定できる。
に異なる２つの命令を少なくとも含む命令群を実用する
情報処理装置の性能制御方式において、各マシンサイク
ル毎に命令実行に要する処理の一部または全部を実行す
る演算ユニットと、前記情報処理装置の性能を設定する
手段と、前記演算ユニットの動作を、一定マシンサイク
ル数だけ抑止する手段とを有することによって達成され
る。この構成によれば、演算ユニットによる命令の実行
は当該命令のマシンサイクル中でも抑止されるため、命
令の実行に要するマシンサイクル数の大小により左右さ
れない情報処理装置の性能を設定できる。
以下、本発明の実施例を図面を参照して説明する。
第１図は演算処理部を示す。演算処理部は図示しない
先行制御部からデコードされた命令やオペランド（ある
いはオペランドアドレス）等を受け取り、指示された演
算を実行する。演算処理部は、性能制御回路２、演算制
御回路３、演算ユニット４を含んでいる。
先行制御部からデコードされた命令やオペランド（ある
いはオペランドアドレス）等を受け取り、指示された演
算を実行する。演算処理部は、性能制御回路２、演算制
御回路３、演算ユニット４を含んでいる。
第２図は性能制御回路２の詳細を示す。性能制御回路
２は、21〜24のラツチ、25〜28のNORゲート、29,30のア
ンドゲート及び2A,2Bのターミネータ・コネクタから構
成される。性能制御回路２からの出力FWAIT信号は演算
空処理時間指令信号を表わし演算制御回路３に接続され
る。
２は、21〜24のラツチ、25〜28のNORゲート、29,30のア
ンドゲート及び2A,2Bのターミネータ・コネクタから構
成される。性能制御回路２からの出力FWAIT信号は演算
空処理時間指令信号を表わし演算制御回路３に接続され
る。
第３図は性能制御回路２により、どのように性能を制
御できるかを示す図である。NORゲート26,27の入力は常
に低（Ｌ）レベルであり、従って出力は常に高（Ｈ）レ
ベルである。このNORゲート26,27の出力にターミネータ
・コネクタ2A,2Bの接続で性能を変更することができ
る。図中、○印はターミネータの実装を、−印は未実装
を示す。ターミネータ・コネクタ2A,2Bの両方が実装さ
れた時は、最も処理能力の高いモデル１になり、両方未
実装の時は、最も処理能力の低いモデル３になる様に各
モデルは設定している。
御できるかを示す図である。NORゲート26,27の入力は常
に低（Ｌ）レベルであり、従って出力は常に高（Ｈ）レ
ベルである。このNORゲート26,27の出力にターミネータ
・コネクタ2A,2Bの接続で性能を変更することができ
る。図中、○印はターミネータの実装を、−印は未実装
を示す。ターミネータ・コネクタ2A,2Bの両方が実装さ
れた時は、最も処理能力の高いモデル１になり、両方未
実装の時は、最も処理能力の低いモデル３になる様に各
モデルは設定している。
第４図は演算制御回路３と演算ユニット４を示す。31
〜33はラツチ、34〜36はNORゲート、37はレジスタCSD
R、38はデコーダを表わす。レジスタ37は制御記憶CS
（図示せず）から読出されたマイクロ命令を保持するレ
ジスタである。デコーダ38は、ラッチ38がセット時（▲
▼＝“0"）、レジスタ37のマイクロ命令をデコー
ドし、演算ユニット４に対して演算制御信号を与え、演
算ユニット４における演算実行を制御する。
〜33はラツチ、34〜36はNORゲート、37はレジスタCSD
R、38はデコーダを表わす。レジスタ37は制御記憶CS
（図示せず）から読出されたマイクロ命令を保持するレ
ジスタである。デコーダ38は、ラッチ38がセット時（▲
▼＝“0"）、レジスタ37のマイクロ命令をデコー
ドし、演算ユニット４に対して演算制御信号を与え、演
算ユニット４における演算実行を制御する。
第５図はモデル１の命令演算サイクル図を示す。５は
マシンサイクル、白丸の６は命令のエンドサイクル（以
下EOPサイクルと言う）でない演算サイクル、斜線を引
いた丸の７はEOPサイクルを表わす。図中、右方向に経
過時間を示し、命令第１〜第６がどの様に演算されてい
くかを表わしている。例えば、第１命令は２サイクルで
演算が終了し、それ以後空サイクルなしで命令が実行さ
れて行く。第５図は各命令の演算に要する時間（サイク
ル数）が各々異なることを示している。
マシンサイクル、白丸の６は命令のエンドサイクル（以
下EOPサイクルと言う）でない演算サイクル、斜線を引
いた丸の７はEOPサイクルを表わす。図中、右方向に経
過時間を示し、命令第１〜第６がどの様に演算されてい
くかを表わしている。例えば、第１命令は２サイクルで
演算が終了し、それ以後空サイクルなしで命令が実行さ
れて行く。第５図は各命令の演算に要する時間（サイク
ル数）が各々異なることを示している。
第６図はモデル１の演算制御タイムチャートを示す。
第２図はターミネータ・コネクタ2A,2Bが両方とも実装
される為、CNCTA、CNCTB信号が“H"レベルになり、NOR
ゲート28を抑止する。そのためFWAIT信号は常にＬレベ
ル（“0"）になる。
第２図はターミネータ・コネクタ2A,2Bが両方とも実装
される為、CNCTA、CNCTB信号が“H"レベルになり、NOR
ゲート28を抑止する。そのためFWAIT信号は常にＬレベ
ル（“0"）になる。
第７図はモデル３の命令演算サイクル図を示す。φ８
は演算が実行されない演算空サイクルを表わす。
は演算が実行されない演算空サイクルを表わす。
第８図はモデル３の演算制御タイムチャート図を示
す。本図は第７図と同期している。
す。本図は第７図と同期している。
以下その動作例について説明する。
まず最初に、第４図の演算制御回路３内の演算制御ラ
ッチEXA31は起動信号によりタイミングT1で“1"にセッ
トされ、停止信号が来るまで値を保持する。ラッチEXA3
1がセットされると、第２図からの抑止信号FWAITが“1"
でなければ、半サイクル後にラッチEXB32が“1"にな
り、またその半サイクル後にラッチEXC33がセットされ
る。演算ユニット４は、マイクロ命令の出力レジスタ37
を、デコーダ38でデコードした演算制御信号により演算
処理が進められる。FWAIT信号が“1"になると、ラッチE
XB32が“0"になり、その結果、演算制御信号が抑止さ
れ、演算ユニット４で行う演算処理も停止する。この状
態を演算空サイクルφ８で表わす。演算処理が停止され
ないで順次実行されるケースは第５図、第６図のモデル
１の様になる。
ッチEXA31は起動信号によりタイミングT1で“1"にセッ
トされ、停止信号が来るまで値を保持する。ラッチEXA3
1がセットされると、第２図からの抑止信号FWAITが“1"
でなければ、半サイクル後にラッチEXB32が“1"にな
り、またその半サイクル後にラッチEXC33がセットされ
る。演算ユニット４は、マイクロ命令の出力レジスタ37
を、デコーダ38でデコードした演算制御信号により演算
処理が進められる。FWAIT信号が“1"になると、ラッチE
XB32が“0"になり、その結果、演算制御信号が抑止さ
れ、演算ユニット４で行う演算処理も停止する。この状
態を演算空サイクルφ８で表わす。演算処理が停止され
ないで順次実行されるケースは第５図、第６図のモデル
１の様になる。
次に演算が停止されるケースをモデル３を例に取って
述べる。モデル３はターミネータ・コネクタ2A,2Bが未
実装であるから、第２図に示すCNCTA/CNCTB信号は常に
“L"になり、NORゲート28のアンド結果がFWAITに反映さ
れる。性能制御回路２内のラッチ21〜24は最初“0"にイ
ニシャライズされる。また、CNCTB信号は、常に“L"レ
ベルのため、アンドゲート30の出力は常に“0"になる。
ラッチ22の出力WAIT2Lも“0"のため、NORゲート25出力
が“1"になる。そのため、第８図の演算処理サイクル図
に示す如く、EXBが１サイクル出るとラッチ21の出力WAI
T2Rが“1"にセットされる。この出力がNORゲート28で▲
▼とアンドされ、FWAIT信号になる。FWAIT信号が
“1"になると、第４図内のラッチEXB32を抑止するた
め、ラッチEXB32は“0"にセットされる。半サイクル後
にラッチEXC33に伝わり、その結果、FWAIT信号が１サイ
クルの間“0"になる（FWAIT解除）。
述べる。モデル３はターミネータ・コネクタ2A,2Bが未
実装であるから、第２図に示すCNCTA/CNCTB信号は常に
“L"になり、NORゲート28のアンド結果がFWAITに反映さ
れる。性能制御回路２内のラッチ21〜24は最初“0"にイ
ニシャライズされる。また、CNCTB信号は、常に“L"レ
ベルのため、アンドゲート30の出力は常に“0"になる。
ラッチ22の出力WAIT2Lも“0"のため、NORゲート25出力
が“1"になる。そのため、第８図の演算処理サイクル図
に示す如く、EXBが１サイクル出るとラッチ21の出力WAI
T2Rが“1"にセットされる。この出力がNORゲート28で▲
▼とアンドされ、FWAIT信号になる。FWAIT信号が
“1"になると、第４図内のラッチEXB32を抑止するた
め、ラッチEXB32は“0"にセットされる。半サイクル後
にラッチEXC33に伝わり、その結果、FWAIT信号が１サイ
クルの間“0"になる（FWAIT解除）。
FWAITが解除されると、ラッチEXA31の“1"内容がラッ
チEXB32に伝わり、第８図の演算制御タイムチャートの
様に、EXB32が２サイクル出たらFWAITが１サイクル出る
動作を繰り返し行う。その結果EXBが“1"のサイクルの
み演算処理が実行され、FWAITが“1"のサイクルは演算
空時間となる。
チEXB32に伝わり、第８図の演算制御タイムチャートの
様に、EXB32が２サイクル出たらFWAITが１サイクル出る
動作を繰り返し行う。その結果EXBが“1"のサイクルの
み演算処理が実行され、FWAITが“1"のサイクルは演算
空時間となる。
ターミネータ2Bのみ実装するモデル２は特に詳しい説
明に省くが、要はWAITラッチ21,22,23,24の組み合せに
より演算実行信号EXBが３サイクル出たらFWAITが１サイ
クル出る動作を繰り返す。
明に省くが、要はWAITラッチ21,22,23,24の組み合せに
より演算実行信号EXBが３サイクル出たらFWAITが１サイ
クル出る動作を繰り返す。
本例では、一定な演算処理時間に対し一定な演算空間
処理時間を発生させる例を述べたが、性能制御回路の更
新条件を少し変えれば、次の様な演算空時間を発生させ
る事もできる。
処理時間を発生させる例を述べたが、性能制御回路の更
新条件を少し変えれば、次の様な演算空時間を発生させ
る事もできる。
1.命令ごとの最初の演算処理サイクルの後だけ空処理時
間を発生させる。
間を発生させる。
2.特定の命令のみ空処理時間を発生させる。
ことも可能である。
本実施例では、情報処理装置の演算処理時間をあらか
じめ定めた演算処理時間に変更可能なため、１つの情報
処理装置から性能差の異なる複数モデルの情報処理装置
の作成が可能となる。また処理能力の移行は、制御信号
の組み合せを変更するだけなので、短時間で簡単にでき
る効果がある。
じめ定めた演算処理時間に変更可能なため、１つの情報
処理装置から性能差の異なる複数モデルの情報処理装置
の作成が可能となる。また処理能力の移行は、制御信号
の組み合せを変更するだけなので、短時間で簡単にでき
る効果がある。
本発明によれば、演算ユニットによる命令の実行は当
該命令のマシンサイクル中でも中断されるため、命令の
実行に要するマシンサイクル数の大小により左右されな
い情報処理装置の性能を設定できる。例えば、命令群が
３マシンサイクルと４マシンサイクルの命令で構成され
ている場合を考える。単位時間内に、２マシンサイクル
の実行と１マシンサイクルの実行の抑止とがあるとする
と、命令実行に３マシンサイクル必要な命令は、命令実
行の２マシンサイクル終了時点で処理が一旦抑止され
る。その後、１マシンサイクルの抑止の後に、残りの１
マシンサイクルが実行されて最初の命令が修了されると
ともに、次の命令の最初の１マシンサイクル目が実行さ
れる。４マシンサイクルの命令が実行される場合は、最
初２マシンサイクル実行された時点で抑止が１マシンサ
イクル発生し、次に、残りの２マシンサイクルが実行さ
れ、その後、１マシンサイクルの抑止が発生することに
なる。従って、この例では、命令実行の期間と命令実行
抑止の期間との比が常に2:1となる。このように、演算
ユニットが命令を実行する期間と実行が抑止される期間
との関係は命令の実行に要するマシンサイクル数の大小
と関係ない。つまり、本願発明の構成では、命令の実行
に要するマシンサイクル数の大小に左右されない情報処
理装置の性能を設定できるとう顕著な効果がある。
該命令のマシンサイクル中でも中断されるため、命令の
実行に要するマシンサイクル数の大小により左右されな
い情報処理装置の性能を設定できる。例えば、命令群が
３マシンサイクルと４マシンサイクルの命令で構成され
ている場合を考える。単位時間内に、２マシンサイクル
の実行と１マシンサイクルの実行の抑止とがあるとする
と、命令実行に３マシンサイクル必要な命令は、命令実
行の２マシンサイクル終了時点で処理が一旦抑止され
る。その後、１マシンサイクルの抑止の後に、残りの１
マシンサイクルが実行されて最初の命令が修了されると
ともに、次の命令の最初の１マシンサイクル目が実行さ
れる。４マシンサイクルの命令が実行される場合は、最
初２マシンサイクル実行された時点で抑止が１マシンサ
イクル発生し、次に、残りの２マシンサイクルが実行さ
れ、その後、１マシンサイクルの抑止が発生することに
なる。従って、この例では、命令実行の期間と命令実行
抑止の期間との比が常に2:1となる。このように、演算
ユニットが命令を実行する期間と実行が抑止される期間
との関係は命令の実行に要するマシンサイクル数の大小
と関係ない。つまり、本願発明の構成では、命令の実行
に要するマシンサイクル数の大小に左右されない情報処
理装置の性能を設定できるとう顕著な効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の性能制御回路の詳細を示すブロック図、第３図
をターミネータ・コネクタの実装と性能の関係を示す
図、第４図は第１図の演算制御回路および演算ユニット
の詳細を示す図、第５図はモデル１の命令演算サイクル
を示す図、第６図はモデル１の演算制御タイムチャー
ト、第７図はモデル３の命令演算サイクルを示す図、第
８図はモデル３の演算制御タイムチャートである。 ２……性能制御回路、３……演算制御回路、４……演算
ユニット。
第１図の性能制御回路の詳細を示すブロック図、第３図
をターミネータ・コネクタの実装と性能の関係を示す
図、第４図は第１図の演算制御回路および演算ユニット
の詳細を示す図、第５図はモデル１の命令演算サイクル
を示す図、第６図はモデル１の演算制御タイムチャー
ト、第７図はモデル３の命令演算サイクルを示す図、第
８図はモデル３の演算制御タイムチャートである。 ２……性能制御回路、３……演算制御回路、４……演算
ユニット。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−8849（ＪＰ，Ａ) 特開 昭59−168548（ＪＰ，Ａ) 特開 昭58−76955（ＪＰ，Ａ) 特開 昭54−64941（ＪＰ，Ａ) 特開 昭58−109937（ＪＰ，Ａ) 特開 昭57−207955（ＪＰ，Ａ)
Claims (1)
- 【請求項１】先行制御手段と、該先行制御手段からデコ
ードされた命令やオペランドを受け取り、指示された演
算を実行する演算ユニットとを有し、該演算ユニットに
おける命令の実行に要するマシンサイクル数が互いに異
なる２つの命令を少なくとも含む命令群を実行する情報
処理装置の性能制御方式であって、 上記情報処理装置の性能を設定する性能制御部と、 ある命令を実行するとき、該性能制御部で設定された性
能に基づいたマシンサイクル数だけ演算空サイクルを挿
入して、上記演算ユニットの所定のマシンサイクル数だ
け演算開始を遅らせ、実質的に上記命令の実行終了まで
の時間を遅らせる演算制御部と を具備することを特徴とする情報処理装置の性能制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014215A JP2514922B2 (ja) | 1985-01-30 | 1985-01-30 | 情報処理装置の性能制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014215A JP2514922B2 (ja) | 1985-01-30 | 1985-01-30 | 情報処理装置の性能制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61175732A JPS61175732A (ja) | 1986-08-07 |
| JP2514922B2 true JP2514922B2 (ja) | 1996-07-10 |
Family
ID=11854864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60014215A Expired - Lifetime JP2514922B2 (ja) | 1985-01-30 | 1985-01-30 | 情報処理装置の性能制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514922B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0623954B2 (ja) * | 1985-03-29 | 1994-03-30 | 富士通株式会社 | 情報処理装置の性能調整方式 |
| US5179693A (en) * | 1985-03-29 | 1993-01-12 | Fujitsu Limited | System for controlling operation of processor by adjusting duty cycle of performance control pulse based upon target performance value |
| CA1296807C (en) * | 1986-09-08 | 1992-03-03 | Paul R. Culley | Computer system speed control at continuous processor speed |
| JP2758624B2 (ja) * | 1988-12-29 | 1998-05-28 | 甲府日本電気株式会社 | マイクロプログラムの調速方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578849A (en) * | 1980-06-18 | 1982-01-18 | Fujitsu Ltd | Adjusting system for instruction execution speed |
| JPS59168548A (ja) * | 1983-03-16 | 1984-09-22 | Mitsubishi Electric Corp | プログラム実行遅延装置 |
-
1985
- 1985-01-30 JP JP60014215A patent/JP2514922B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61175732A (ja) | 1986-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |