JPH0623954B2 - 情報処理装置の性能調整方式 - Google Patents

情報処理装置の性能調整方式

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JPH0623954B2 JP60065809A JP6580985A JPH0623954B2 JP H0623954 B2 JPH0623954 B2 JP H0623954B2 JP 60065809 A JP60065809 A JP 60065809A JP 6580985 A JP6580985 A JP 6580985A JP H0623954 B2 JPH0623954 B2 JP H0623954B2
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Description

【発明の詳細な説明】 〔概要〕 クロックカウンタを用いて命令の実行および抑止の各期
間の比率を制御することによって，情報処理装置の性能
を任意所定の目標値に調整する。
〔産業上の利用分野〕
本発明は，情報処理装置に関するものであり，特にその
処理速度等の性能を調整するための制御方式に関する。
〔従来の技術〕
一般に情報処理装置では，装置の処理性能を所定の目標
レベルに設定することを要請される場合が少なくない。
たとえば，１つのファミリを構成する複数のモデルを，
複数の目標性能段階（グレード）のそれぞれに設定する
必要がある場合がそうである。
しかしこのような場合，それぞれのモデルを個別に設計
製造していたのではコストが非常に嵩むことになる。
そこで最近は，基本的性能として高レベルの情報処理装
置を１つ用意し，さらにその装置について処理速度等の
動作上の性能に作用する各種の因子を調整して，必要と
する複数の目標性能の装置，すなわちモデルを得る方法
が多くとられるようになっている。
ところで，従来，情報処理装置の性能を調整するために
使用されている因子は多種多様にのぼっているが，主な
ものを挙げると次の通りである。
(1) ハードウェア上の因子 ａ．バッファメモリの容量の変更 バッファメモリ容量を変更すると，バッファ・ミス・フ
ィットが起る条件が変り，発生頻度が変化して，処理速
度に影響することを利用する。ｂ．先行制御の度合の変
更 パイプラインにおける命令の詰め方，並行処理の度合い
等を変更し，処理効率を変化させる。
ｃ．高速演算機構の使用，不使用 高速の加算器，乗算器等の演算機構を付加するか否かに
より，算術演算等の速度を変更する。
(2) マイクロプログラム上の因子 ａ．マイクロプログラム中へのダミーステップの挿入 マイクロプログラム中にダミーステップを挿入すること
により無駄なステップを増やし，処理時間を長引かせ
る。
ｂ．ダミーインタロックの挿入 パイプライン処理中にダミーのインタロックを生じるよ
うなコードをマイクロプログラム中で設定させる。
〔本発明が解決しようとする問題点〕
上述した従来の装置性能調整方法では，所期の性能目標
値が確実に得られる保証がなく，システム環境によって
バラツキが生じるという問題があった。
たとえば，もともとバッファメモリの使用率が低い業務
処理（アプリケーション）では，バッファメモリの容量
を減らしてもそれほど処理時間は長くならず，性能は低
下しないが，バッファメモリの使用効率の高い業務処理
では，バッファメモリの容量が減らされると，急激に処
理時間が長くなり，すなわち性能の著しい低下が生じ
た。
またマイクロプログラムにダミーステップ等を挿入する
方法では，マイクロプログラムがモデルごとに変ること
になり，マイクロプログラムの修正や管理が困難になる
という問題があった。さらに下位モデルほど制御記憶の
容量が多く必要となるという不都合が生じていた。
〔問題点を解決するための手段〕
本発明は，情報処理装置の性能を，目標値に対して良い
精度でかつ容易に調整できる性能を提供するものであ
り，命令が実行できる命令実行期間と命令実行が抑止さ
れる命令実行抑止期間とを交互に設けるとともに，その
比率，すなわち全体の時間の中で命令実行に使用できる
時間の割合いを調整可能にして所望の性能目標値を設定
するものである。
このため，命令実行期間と命令実行抑止期間とをパルス
のオン／オフで表示する性能制御パルスを使用して情報
処理装置の命令実行を制御する手段と，この性能制御パ
ルスのパルスデューティ比（パルス率）を性能目標値に
合わせて設定する手段とを設ける。
第１図は本発明の原理的構成を示したもので，１は性能
制御パルス発生部，２は性能目標値，３は性能制御パル
ス，４は命令実行制御部である。
命令実行制御部４は，性能制御パルス発生部１から出力
された性能制御パルス３により示される命令実行期間
（たとえばオン期間）にのみ命令の処理および次の命令
のフェッチ動作を許可され，命令実行抑止期間（たとえ
ばオフ期間）には命令の処理および次の命令のフェッチ
動作を禁止される。したがって，命令実行抑止期間に入
ると，情報処理装置は命令実行抑止期間に入る寸前の状
態を保持したまま凍結状態となる。命令実行抑止期間が
終了すると保持していた状態から命令の処理を再開す
る。
〔作用〕
第２図は，種々の性能目標値と対応する性能制御パルス
と例示したものである。
図(a)は，情報処理装置の基本性能を１として，性能目
標値を0.75に設定したい場合に発生される性能制御パル
スであり，パルス周期Ｔ０と命令実行抑止期間Ｔ１との
比率すなわちパルスデューティが0.75になっている。図
(b)は，同様に性能目標値を0.5に設定したい場合の性能
制御パルスを示している。図示のように，Ｔ０とＴ１の
比率が0.5となっている。
このように性能目標値と性能制御パルスのパルスデュー
ティとを一致させ，情報処理装置の実質的な動作可能期
間を制限することにより，情報処理装置を任意目標性能
に調整することができる。
〔実施例〕
第３図は，本発明の１実施例の構成図である。図におい
て，１は性能制御パルス発生部，２は性能目標値，３は
性能制御パルス，４は命令実行制御部，５はサービスプ
ロセッサＳＶＰ，６は走査カウンタ，７はプロブレムモ
ード目標値レジスタ，８はスーパーバイザモード目標値
レジスタ，９および１０は比較器，１１および１２はＡ
ＮＤ回路，１３はインバータ回路を表わす。
本実施例の性能制御パルス発生部１は，情報処理装置が
プロブレム（問題プログラム）モード状態にあるとき
と，スーパーバイザ（監視プログラム）モード状態にあ
るときとで別々に性能設定を行なうようにしている。こ
れは，両モード状態で一律に性能を低下させた場合，ハ
ードウェアに搭載されるＳＯＳの性能によっては特定の
命令間で実行速度にアンバランスが生じ，利用者に対し
て極端なサービス低下となる場合があるので，両者のモ
ード状態の性能を適切にバランスさせることができるよ
うにするためである。
走査カウンタ６は，情報処理装置がＷＡＩＴあるいはＳ
ＴＯＰ状態にない限り，クロックごとにカウントアップ
してゆき，フルカウントで０に戻り，再びカウントアッ
プしてゆく走査動作を連続的に行なう。
プロブレムモード目標値レジスタ７およびスーパーバイ
ザモード目標値レジスタ８には，予めサービスプロセッ
サＳＶＰから，それぞれのモード状態における性能目標
値が設定されている。
比較器９および１０は，それぞれ走査カウンタ６の値と
目標値レジスタ７および８の値とを常時比較し，比較結
果をＡＮＤ回路９および１０に出力する。
走査カウンタ６の値をＡ，目標値レジスタ７，８の値を
それぞれＢ，Ｃとすると，比較器９および１０は，それ
ぞれＡ＜Ｂ，Ａ＜Ｃのときオン，そしてＡ≧Ｂ，Ａ≧Ｃ
のときオフとなる。
したがってたとえば比較器９は，走査カウンタ６の値Ａ
が，０＜Ａ＜Ｂの走査期間中オンとなり，Ｂ≦Ａ≦（フ
ルカウント）の走査期間中オフとなるパルスを生成す
る。比較器１０についても同様である。これにより，第
２図で説明した任意のパルスデューティをもつ性能制御
パルスが生成できる。
ＡＮＤ回路１１および１２は，情報処理装置の性能調整
を行なうときオンに設定される性能制御モード信号のも
とで，プロブレムモード信号（およびその反転されたス
ーパーバイザモード信号）によりいずれか一方のみが動
作可能状態にある。したがって比較器９および１０の出
力は，動作可能状態にあるＡＮＤ回路（１１，１２の一
方）によって選択され，性能制御パルスを命令実行制御
部４に送出する。
命令実行制御部４は，たとえばパイプラインのアドレス
サイクルをインタロックすることにより，命令フェッチ
動作を停止させる。また通常このようなインタロック中
においても命令のフェッチ（プリフェッチ）動作は行わ
れるので，この動作も禁止するようにしている。
なお，本発明の性能制御パルスを生成するために使用可
能なパルスデューティが可変の回路手段は，第３図に示
したカウンタや比較器を用いるもの以外に従来から多数
存在しており，それらは必要に応じて適宜選択して使用
することができる。勿論，ソフトウェア手段により実現
できることも明らかである。
〔発明の効果〕
以上のように、本発明によれば，情報処理装置内に簡単
な回路手段を設けるだけで，性能目標値を直接指示し
て，広い範囲の性能調整を確実容易に行なうことが可能
となる。またそれにより情報処理装置のコストの低減
と，保守管理の負担の軽減とを図ることができる。
【図面の簡単な説明】
第１図は本発明の原理的構成を示す図，第２図は性能制
御パルスの例を示す波形図，第３図は本発明の１実施例
の構成図である。 第１図において，１は性能制御パルス発生部，２は性能
目標値，３は性能制御パルス，４は命令実行制御部を示
す。
フロントページの続き (72)発明者 大西 克巳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−184638（ＪＰ，Ａ) 特開 昭58−109937（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】情報処理装置において，性能目標値を基本
    性能に対する比率を用いて指示する手段と，指示された
    性能目標値にしたがって対応する性能制御パルスを発生
    する手段と，発生された性能制御パルスにしたがって命
    令実行期間および命令実行抑止期間を交互に設定する命
    令実行制御手段とをそなえ，上記性能制御パルスを発生
    する手段は，性能制御パルスのパルス周期とパルス幅と
    の比率を性能目標値に一致させることを特徴とする情報
    処理装置の性能調整方式。
JP60065809A 1985-03-29 1985-03-29 情報処理装置の性能調整方式 Expired - Lifetime JPH0623954B2 (ja)

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BR (1) BR8601384A (ja)
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