TW201610641A

TW201610641A - 調整時脈頻率

Info

Publication number: TW201610641A
Application number: TW104118591A
Authority: TW
Inventors: 馬氏霍德; 彼得酷明
Original assignee: 輝達公司
Priority date: 2014-09-02
Filing date: 2015-06-09
Publication date: 2016-03-16
Also published as: TWI567526B; US20160062390A1; CN105388964A; DE102015109812A1; CN105388964B; US9678529B2

Abstract

本文的一個態樣提供一種電腦系統。在一個具體實施例內，該電腦系統包含一個時脈產生器、至少一個處理器以及一個時脈頻率控制器。該時脈產生器設置成以一時脈頻率提供一時脈信號。該至少一個處理器設置成接收該時脈信號，並且根據該時脈頻率以一速度運作。該時脈頻率控制器設置成接收一效率資訊，其指出該至少一個處理器的當前效率。該時脈頻率控制器進一步設置成接收來自該處理器，針對在一特定時間週期內待處置之處理器指令的目標數量之要求。該時脈頻率控制器進一步設置成輸出一頻率控制信號至該時脈產生器，以控制用於其上相依的時脈頻率。

Description

調整時脈頻率

本申請案係關於具有可調整時脈頻率的電腦系統。

許多電腦系統具有安排來執行指令的多個處理器，每一處理器都配置成接收一時脈信號，並且據此設定其操作頻率。換言之，該處理器之內處理循環的頻率取決於該時脈信號的頻率。通常來說，該處理器的操作頻率等於該時脈信號的頻率。該操作頻率決定處理器處理一指令有多快，輸入該處理器的該時脈信號之頻率越高，該處理器即時執行該等指令的速度越快。

處理循環可橫跨有用的工作以及無用的工作兩者，有用的工作例如像是指令執行、故意的待命，而無用的工作例如像是當危險(hazard)導入管線時或當等待記憶體存取完成時。一個故意的待命(intentional idle)可導入，避免危險導入該管線。一危險可為一結構危險(例如當該硬體不支援平行執行的指令之組合時)、一資料危險(例如當一指令依靠仍舊在該處理器管線內的一指令結果時)以及一控制危險(例如當需要在其他指令正在執行時根據一指令結果來進行決策時)。危險的一個範例為當在一分支誤預測之後需要沖洗該指令管線。

完成有用工作所耗費的時間可用每秒指令(IPS，instructions per second)來計算，並接著轉換成該處理器可要求以此運作的一時脈頻率。使用基於軟體的要求可獲得IPS。在考量到非有用工作(non-useful work)也可能執行的事實，該IPS值使用「最糟情況」轉換係數來轉換成一時脈頻率要求值，該時脈頻率要求值提供給該電腦系統內的一控制系統，用於設定該時脈信號的頻率。

本文的另一個態樣提供一種方法。在一個具體實施例內，該方法包含在一時脈產生器上以一時脈頻率來產生一時脈信號，以及在一處理器上接收該時脈信號並以根據該時脈頻率的一速度來操作該處理器。該方法另包含在時脈控制邏輯上接收來自該處理器的效率資訊，其指出在一時間週期期間該處理器的效率。該方法另包含在一時脈頻率控制器上接收來自該處理器，針對在該時間週期內待處置之處理器指令的目標數量之要求。該方法另包含從該時脈控制邏輯輸出一頻率控制信號至該時脈產生器，用來控制該時脈頻率以及依據該頻率控制信號調整該時脈頻率。

2A‧‧‧處理器

2A’‧‧‧處理器

2B’‧‧‧處理器

2C’‧‧‧處理器

4‧‧‧供電系統

4’‧‧‧供電PMIC

6‧‧‧電池

8‧‧‧電源管理控制器

10A‧‧‧效率決定模組

10A’‧‧‧效率決定模組

10B’‧‧‧效率決定模組

10C’‧‧‧效率決定模組

12A‧‧‧時脈產生器

12A’ DFLL‧‧‧時脈產生器

13’‧‧‧組合邏輯

14A‧‧‧APM

201、202、203、204、205、206、208‧‧‧步驟

301‧‧‧更新窗口控制單元

302‧‧‧計數器

303‧‧‧決定單元

304‧‧‧比較單元

305A-305N‧‧‧臨界決定裝置

307‧‧‧輸出單元

306‧‧‧參數選擇器

308‧‧‧命令行

401A-401M‧‧‧加法器

402A-402M‧‧‧「要求的速度」暫存器

403‧‧‧頻率決定裝置

404‧‧‧回饋迴圈

405‧‧‧頻率產生器暫存器

406A-406M‧‧‧頻率底板暫存器

407‧‧‧頻率底板決定裝置

408‧‧‧頻率底板狀態暫存器

500‧‧‧處理器

501‧‧‧擷取單元

503‧‧‧執行管線

505‧‧‧指令記憶體

506‧‧‧暫存器

507‧‧‧資料記憶體

504‧‧‧程式碼區塊

502‧‧‧時脈產生器

現在結合附圖進行以下說明，其中：圖1A為一單處理器電腦系統的示意圖；圖1B為一多處理器電腦系統的示意圖；圖2顯示用於調整一電腦系統內一時脈頻率信號的範例程序；圖3顯示用於選擇一效率參數的方塊圖；圖4顯示用於控制一時脈產生器的方塊圖；以及圖5顯示一典型處理器架構。

「最糟情況」轉換係數一般來說對於該處理器的執行時間而言太大，在該時脈頻率取決於供應至該時脈產生器的電壓之情況下(例如該時脈產生器為一數位頻率鎖定迴圈(DFLL，digital frequency locked loop)或者包含一電壓控制震盪器時)，這會影響該電源供應器上的電壓排出(voltage drain)。在此情況下，該最糟情況轉換係數將導致該時脈信號的頻率高於大部分時間所需。這表示在大部分時間下，該時脈產生器會從該電源供應器消耗比所需還要高的電壓，導致不必要的電力浪費。這在電源供應受限的情況下，例如電源供應為電池時，特別不利。本發明者意識到應該要改善該已經使用的「最糟情況」轉換係數，並且進一步意識到有許多因素造成難以決定非有用工作循環的數量，例如：處理器在不同平台上或不同執行情況下具有不同的記憶體存取延遲(例如共享記憶體系統內有不同的競爭流量程度)。為此，提供一種整合適軟體/硬體系統，來控制處理器時脈運作的頻率。

下文係關於一種電腦系統，其中可用與該電腦系統操作互動的方式來控制一處理器的時脈頻率。該處理器設置成接收具有一頻率的一時脈信號，其中該頻率可依據在預定時間週期內要執行的目標指令數以及依據該處理器所提供的效率資訊來調整。該效率資訊指出一特定時間期間該處理器的效率，目標為：知道一處理器的效率，允許設定在特定週期期間將遞送特定指令數量的一特定時脈頻率。該目標指令數量可為一速率(例如MIPS)，或在特定時間週期內完成的預期工作，或依據一特定截止線。

為了在以下說明書提供上下關聯，在圖5內例示已知的處理器500之架構。然而，接續說明的圖1A至圖4之具體實施例並不受限於此特定處理器架構。處理器500包含一擷取單元501、一執行管線503、指令記憶體505、暫存器506以及資料記憶體507。雖然描述成個別實體，不過習知技藝者了解，可使用相同的記憶體區塊來實施指令記憶體505和資料記憶體507。元件符號504代表呈現記憶體505內指令順序的一程式碼區塊。

例示的執行管線503包含五個階段，用於完成一指令循環的執行。在執行管線503內執行每一階段所耗費的時間由來自時脈產生器502的一時脈Φ決定。時脈產生器502提供定義一時脈循環的一時脈Φ，就是從一個時脈「滴答(tick)」到下一個時脈滴答所耗費的時間(即是從該時脈產生器的一個邏輯高(或低)到該時脈產生器的下一個邏輯高(或低)所耗費的時間)。每一階段都在一時脈循環執行。鑑於執行管線503內有五個階段，所以在任何時間上最多可有五個指令載入該執行管線，即是每一階段一個指令。一旦執行管線503已經滿載，則每一時鐘滴答都將標記為完成單一指令(假設無危險)。

應了解雖然上面描述只有五個處理器階段，不過在執行管線503內可實施更少或更多階段。例如：可用額外階段評估該已儲存運算元的位址。

應了解在業界內要提高處理器執行指令的速度，則應提高該時脈產生器的頻率。針對特定時脈產生器類型，例如包含電壓控制震盪器的類型，提高頻率就會增加需要供應給該時脈產生器的電壓量，這會增加該時脈的耗電量並且增加該電源供應器上的消耗量。

該時脈信號的頻率(因此該處理器的速度)接在該處理器所做的一要求之後設定。該處理器要求一底板頻率(floor frequency、為該處理器所要求的最小頻率)，並且要求對應至該處理器在後續時間週期期間預計執行的每秒指令(IPS，instructions per second)數量之較佳時脈頻率。該時脈產生器使用此資訊來設定該時脈信號的頻率。如上述以及底下的進一步解釋，通常利用一設定轉換係數(裕度(margin))來高估該較佳時脈頻率，以便確定在該後續時間週期內完成所有指令。

這在執行指令順序時相當重要，例如元件符號504所例示，則會有關於執行一特定指令順序或程式碼區塊將耗費時間量的可預測性程度。雖然可以知道一程式碼區塊內的指令數，並因此依照原理可知道執行的時間長度，但實際上針對上述先前技術中所指出的原因，並不總是可妥善使用該時脈的每一「滴答」。因此為了在特定最大時間量內完成特定指令順序，需要提高該時脈的頻率，也有可能不需要。也就是說，通常會在比最久時間量還要短的時間內完成該程式碼順序，並且可在較慢時脈的最久時間內完成。本文中討論一種用於將設定時脈頻率內非必要裕度最小化之機構。

在一種先進主動電源管理員(APM，Active Power Manager)上，用戶端軟體可要求一處理器時脈頻率，並且在稍後任何時間上要求一新處理器時脈頻率。該APM實施為可定義(並設置)一處理器時脈操作參數，例如時脈頻率以及轉換係數之軟體。該APM也設置其他硬體組件，例如一效率決定單元的操作參數。在特定範例中，於該時脈產生器為一數位頻率鎖定迴圈(DFLL，digital frequency locked loop)之處，該APM決定一轉換係數，用於將一要求的時脈頻率轉換成來自電源的電壓要求。此轉換係數係根據有關該時脈所提供的該處理器效率之資訊，該轉換係數設置進入該DFLL，如此該DFLL在接收來自該處理器的一要求時脈頻率時，會使用該轉換係數將該要求的時脈頻率轉換成一要求的電壓。此轉換使用該DFLL內的硬體來執行。將該要求的電壓指示由該DFLL提供給該電源，該電源設置成使用該要求的電壓指示，來調整供應至該DFLL的電壓。

該APM可具有一重複頻率態樣(pattern)，用於一定期工作負載中快過其餘的處理部分。該重複態樣的一或多個區段可經過調整，調整成工作負載部分當中的可變工作量。該APM也經過修改來改變記憶體頻率、控制該DFLL等等，其目標為允許該APM軟體動態控制該頻率。不過，該軟體單獨控制，雖然有用，但是在某些案例中反應不夠迅速。

本發明主要涉及對於這種APM的修改，在本文中就是一反應性的APM關聯。在該反應性的APM關聯中，一時脈產生器，例如一DFLL，受控制來傳遞一反應性頻率。針對與上面討論APM的第一區分，該用戶端軟體(即是該反應性的APM)並未要求每一處理器(CPU)的一頻率(MHz值)。取而代之，該用戶端軟體接收在特定時間週期內需要完成的指令數之指示。在一個具體實施例內，以每秒要完成的指令平均數之形式，例如每秒百萬指令(MIPS，Mega-instructions-per-second)，來提供該指示。在另一個具體實施例內，以在特定時間週期內要執行的指令總數之形式，以工作完成的形式，來提供該指示。軟體與硬體如本文所述結合操作，來調整該頻率以及其他參數，以執行在該特定時間週期內要求的指令數。這允許一處理器經過調整，以容納其效率的改變，例如改變快取錯誤速率和延遲。該傳遞結果(數十微秒數量級)的頻繁取樣決定該處理器的效率，搭配預先程式編輯的硬體反應力，允許據此控制該時脈頻率。

一控制迴圈設計合併這些元件，允許省電與處理器變成超出其工作負載太遠之可能性取得平衡。若傳遞的頻率絕不允許低於一底線，則可保證一平均頻率成為該底線頻率、最高頻率與窗口大小的函數。該窗口大小為傳遞結果的樣本間之週期。該頻率可以百萬赫茲(MHz)為單位。

以下描述的系統組件為一效率決定模組，作用等同硬體中的時脈頻率控制器。該效率決定模組採納來自至少一個處理器的效率指示器，以及在一後續時間週期期間待執行的所要循環之指示，並且據此決定一時脈速度/頻率要求。該效率指示器提供該至少一個處理器的效率量測值。該速度要求差異值在本文中就是「控制信號」，並且就是執行所要循環所需的處理器之要求時脈速度。該效率決定模組及/或某些其他控制邏輯(例如透過該轉換係數的該APM)可使用該效率指示器，以決定目前已經供應至該處理器的該時脈信號之頻率是需要提高或降低。此提高或降低可由一快速反應硬體迴圈(例如該DFLL)來實施，不用改變該軟體控制。若需要，該軟體控制可用較少反應方式來改變，以管理不同的關聯。

該效率決定模組係由該APM設置的軟體，亦即可用不同軟體組態載入來實施不同的政策，允許根據該關聯來改變該效率資訊與該產生的時脈頻率間之關係。以此方式重新程式編輯該效率決定模組可有效改變不同的政策，同時根據硬體內的控制信號來控制該時脈信號的頻率，不管實施哪種政策都能提供非常迅速的即時反應。若該目前的政策導致不足或不穩定的時脈控制，則該效率決定模組可實施一「幫助」功能，在此情況下，該效率決定模組可發出一要求，下載新的軟體組態，來實施不同的政策。該等可下載的軟體組態可儲存在該記憶體內，或儲存在該裝置上的任何合適記憶體內。該等可下載的軟體組態形成該APM的至少一部分

圖1A為一電池供電電腦系統的示意方塊圖。該電腦系統可例如採用膝上型電腦、桌上型電腦、平板型電腦或行動電話(可稱為「智慧型手機」)的形式。該電腦系統包含一電池6，設置成提供一操作電壓給一供電系統4。供電系統4包含一電源管理控制器8，用於控制供應給許多組件的電源。這些組件之一為處理器2A，供電系統4將一電壓VA供應至此，該電壓VA也供應給一時脈產生器12A。時脈產生器12A輸出一時脈信號ΦA1，該時脈信號ΦA1具有一頻率CLK_FRQ_A。該時脈信號ΦA1提供給一處理器2A，處理器2A提供效率資訊Ei_A給一效率決定模組10A。效率決定模組10A也提供給來自APM 14A的該處理器之要求指令(依照平均每秒或依照總時間)。APM 14A也提供相關政策資訊，例如操作參數，給效率決定模組10A，以產生該控制信號CTRL_A。效率決定模組10A提供控制信號CTRL_A給時脈產生器12A。時脈產生器12A設置成使用控制信號CTRL_A來設定該時脈的頻率。

在操作上，時脈產生器12A產生時脈信號ΦA1，該信號輸出給處理器12A。該時脈信號ΦA1具有一頻率CLK_FRQ_A，其值取決於供應給時脈產生器12A的該電壓VA之幅度。高供應電壓VA對應至高頻率CLK_FRQ_A，低供應電壓VA對應至低頻率CLK_FRQ_A。

處理器2A接收該時脈信號ΦA1，並以和該時脈信號相同的頻率來運作。換言之，用頻率CLK_FRQ執行處理器2A的該管線之每一階段。處理器2A執行循環內的指令，並且提供效率資訊Ei_A給效率決定模組10A。效率決定模組10A也提供(或設置)一目標數量之指令數(如上述)。該效率資訊Ei_A為在一個別時間週期期間，處理器2A在執行有用工作時的效率，該效率可表示為循環在一時間週期內執行有用工作所耗費時間，對上處理器2A在該時間週期期間所完成循環總數之比例。根據該系統的組態，該時間週期介於10μs與100μs之間。在此關聯中，有用的工作涵蓋其中處理器2A正在執行指令的循環，以及處理器2A故意待命期間的循環。指令的目標數量為該處理器預期在後續時間週期內執行的指令數，該時間週期可為一秒(例如MIPS內可提供的指令目標數量)，或該時間週期可為一秒以外(例如可搭配一時間週期提供指令的目標數量，來完成這些指令)。效率決定模組10A使用該效率資訊Ei_A和該指令之目標數量來產生一控制信號CTRL_A，該控制信號CTRL_A係根據該APM所提供的一特定政策來產生。該控制信號CTRL_A提供給時脈產生器12A，並且時脈產生器12A用來在該電壓VA所許可的頻率範圍之內，直接調變該時脈信號的頻率，例如：時脈產生器12A將該控制信號從一要求頻率，轉換成從電源供應器4A要求的一要求電壓。電源供應器4A根據從時脈產生器12A接收的要求電壓，調整供應給處理器2A和時脈產生器12A的電壓。時脈產生器12A可依照所接收的控制信號CTRL_A，直接或間接影響供應給其本身的該電壓。假設在複數個時間週期的每一者中都要求相同數量指令之情況(例如在MIP內提供目標指令)，若該處理器在一特定時間週期期間的效率低於前一個時間週期之效率，則效率決定模組10A輸出一控制信號CTRL_A，指示應該提高該時脈信號頻率CLK_FRQ_A。不過若處理器2A在一特定時間週期期間比前一個時間週期更有效率，則效率決定模組10A輸出一控制信號CTRL_A，指示應該降低該時脈信號頻率CLK_FRQ_A。

該時脈產生器可為例如WO 2011/104242內所描述的數位頻率鎖定迴圈(DFLL)，其中一已供應電壓(例如VA)設定一穩定狀態輸出頻率，不過這可由一內部控制信號改變，同時外部已供應電壓維持在一設定點上(穩定狀態)。

圖1B例示共享一時脈領域和電壓領域的多處理器之關聯。每一處理器2A’、2B’、2C’都與個別效率決定模組10A’、10B’、10C’相關聯。來自每一效率決定模組的輸出值都供應給DFLL 12A’，並且直接調變硬體內該DFLL速度要求。針對該DFLL的該穩定狀態速度要求，以所要時脈指示器的形式從該供電PMIC 4’供應。這在當該DFLL以一DVCO實施時，可採用供應電壓的形式。

來自每一EDM的輸出都供應至組合邏輯13’，其具有一輸出至該DFLL，而非至該DFLL本身。組合邏輯13’也可操作來產生CPU岔斷(圖1B內顯示其中一個INT)。該等CPU岔斷標示一個情況，其中該效率決定模組輸出指出一種無法由該時脈頻率的直接硬體調變處理之情況，但有更重要的需要注意。在此情況下，不同的軟體政策可下載至該EDM，或可採取某些其他軟體驅動步驟來改正該情況。不過，軟體驅動反應力在10/100微秒時間比例當中是不實際的。然而，軟體反應結合直接硬體調變提供一種極有效率的方式，有效調節時脈頻率。

組合邏輯13’調變接收自該效率決定模組的輸出值，稍後有更詳細說明。DFLL 12A’關聯於「要求的速度」暫存器402A至402M，其經過程式編輯來反應最低容許時脈頻率(請參閱圖4)。

在每一效率決定週期都會更新該等速度要求。組合邏輯13’採用來自效率決定模組的所有輸出，並將之結合來控制該DFLL 12A’的迴圈目標以及該循環省略器。該循環省略器為一種模組，設置成「略過」或省略時脈脈衝，產生比該供應電壓所產生的該實際時脈頻率還要低的時脈頻率。如此，該時脈省略器提供微調給該時脈產生器所輸出的該時脈頻率。

在本範例中，其中一個時脈信號輸入給多個處理器，則若來自其他處理器的至少其他效率決定模組之一者的該等輸出參數指出需要較高時脈頻率時，來自處理器的一個效率決定模組之該等輸出參數對於該DFLL無任何效用。一DFLL狀態顯示當前選擇的處理器頻率(CPU MHz)和頻率底板，稍後會有更詳細說明。

目前有許多方式決定處理器2A在執行有用工作上的效率。

有一種方式是計算處理器2A的「故意」循環。在此關聯中，「故意」循環為其中已經執行指令的信號，或故意留在待命狀態的循環。習知技藝者熟悉可用來計數這些信號的信號。也進行處理器循環總數的計數。來自這些計數器的原始資料計數可用來決定處理器2A效率，利用將一時間週期內「故意循環(intended cycles)」的數量除以該時間週期期間所進行的處理器循環總數。這賦予處理器2A效率的分數指示。在此情況下，該分數指示在0與1之間，1指示一完美效率處理器2A，並且0指示一完美無效率處理器2A。

範例例示於圖2和圖3內。圖2例示由處理器2A以及效率決定模組10A所執行的處理，處理器2A和效率決定模組10A可包含在某些積體電路內及/或該相同外殼內。為了達成軟體可設置性，使用在一處理器上(可微處理器2A或其他處理器)執行的軟體來實施該效率決定模組。

該處理從步驟201開始。

EDM 10A接收在後續時間週期內由處理器2A所執行的指令數量之要求，此指令數量盡可能精確地轉換成一預期時脈頻率要求。在此關聯中，「盡可能精確地」用語用來表達，最小轉換係數套用至該指令數量，以便將指令數量幅度轉換成一預期時脈頻率要求幅度。該預期時脈頻率要求(或「速度要求」)提供給該時脈產生器，並且由該時脈產生器用來傳遞該預期時脈頻率。

在步驟202，處理器2A計數「有興趣的」事件。有興趣事件的範例包含所有處理器循環、非待命處理器循環、其中已經執行指令的處理器循環等等。處理器2A可使用個別計數器計數不同種的有興趣事件。某些有興趣的事件可在單一分類之下分組，並且使用單一計數器計數。

在步驟203，將來自該等計數器的原始資料傳送至一決定單元，並且在後續時間週期期間重設該等計數器來控制資料。該決定單元決定該已接收原始資料的效率度量，該效率度量根據該電腦系統運用的比例，提供處理器2A的效率之相對指示。

在步驟204，該效率度量傳遞給一比較單元，該比較單元識別該效率度量所在的單一預定效率帶，一預定帶跨越連續效率範圍(根據與該效率度量相同的比例)。在此有複數個預定帶，每一都關聯於特定效率參數，並且範圍與其他預定帶並不重疊。要識別該單一預定帶，該比較單元將該效率度量與N臨界相比較。使用該等預定帶可有效消弭該時脈信號頻率CLK_FRQ的抖動，以回應該處理器效率的微小改變。

在步驟205，選擇與該單一預定帶相關連的該效率參數。另外可套用一遲滯機構，來偏轉該效率參數的選擇。這相當有用，例如用於導致處理器2A迅速回應來降低處理器2A的效率，以及較慢回應來改善處理器2A的效率。利用下載一軟體政策，其影響該效率參數如何改變該效率決定模組的輸出參數，可實施該遲滯。

在步驟206，輸出該選取的效率參數當成一速度要求信號。

在步驟208，將該速度要求信號供應至時脈產生器12A，在硬體上由時脈產生器12A直接調變該時脈頻率輸出。這顯示為圖1內的一控制輸入CTRL_A。

處理結束於210。

圖3內描述設置成執行至少部分圖2的處理器。一更新窗口控制單元301配置成接收重設信號RES_1以及該當前時脈值CLK。同時，計數器302設置成接收該重設信號RES_1，並且將原始計數器值輸出至一決定單元303。決定單元303使用這些原始計數器值，來決定一效率度量。該效率度量接著提供給一比較單元304，其包含N個臨界決定裝置305A至305N。臨界決定裝置305A至305N包含比較器，用於決定一效率度量是否在一特定預定帶之內。每一預定帶都關聯於一個別效率參數。該效率參數指出該處理器的效率。該等比較結果comp_1至comp_N都輸出至參數選擇器306，其選擇對應至其中該效率度量所在的該預定帶之該效率參數。該選取的效率參數Eff_ID之指示已經傳送至一輸出單元307，輸出單元307輸出該效率參數Eff_ID當成一信號。該輸出效率參數與一預測時脈頻率要求值結合，形成一實際時脈頻率要求。該實際時脈頻率要求為該實際時脈頻率要求至時脈產生器12A之指示。輸出單元307進一步排成從一命令行308接收一擷取指令CPT，該擷取指令CPT指示該輸出單元，何時應該由該效率決定模組輸出一新信號。使用該更新窗口控制系統301以及輸入的該系統時脈信號，來管理包含連續效率參數輸出之間該週期的時間。

在系統內有多個處理器的情況下，每一處理器都擁有自己的效率決定模組，而來自每一該效率決定模組的該輸出都可用許多方式結合。

圖4內顯示如何使用該等效率參數來調變該時脈頻率的範例系統。此範例系統對應至圖1B內描述的該具體實施例，其中來自多個效率決定模組的輸出參數都在該組合邏輯內調變，並輸出至時脈產生器12A’。在此範例系統中，具有M個處理器。每一處理器都從時脈產生器12A’接收一時脈信號，並且將效率資訊輸出至一個別效率決定模組。該等M個效率決定模組之每一者都決定一效率參數，如上面關於圖2和圖3的描述。該等M個效率參數都輸入至個別加法器401A至401M，該等M個效率參數之每一者都指出個別處理器的效率。加法器401A至401M也從頻率要求暫存器402A至402M接收一個別最低要求處理器頻率，單位MHz。每一加法器401A至401M都輸出一個別加總信號ADD_A至ADD_M，由頻率決定裝置403接收。頻率決定裝置403形成該組合邏輯的一部分。該加總信號ADD_A對應至圖1B內效率決定模組10A’所輸出的該控制信號CTRL_A’，同樣地，該加總信號ADD_B對應至效率決定模組10B’所輸出的該控制信號CTRL_B’，該頻率決定裝置接著輸出一信號給回饋迴圈404和頻率產生器暫存器405。

每一處理器也要求一個別頻率底板給頻率底板暫存器406A至406M。每一頻率底板暫存器406A至406M都輸出一個別底線信號FL_A至FL_M給一頻率底板(freqency floor)決定裝置407。底線決定裝置407形成該組合邏輯的一部分。頻率底板決定裝置407接著輸出一信號給回饋迴圈404和頻率底板狀態暫存器408。

在操作上，每一處理器都設置成將一頻率底板值儲存在其個別暫存器406A至406M之內。該等頻率底板值全都提供給一頻率底板決定裝置407，其決定該最高要求頻率底板，此最高要求頻率底板值儲存在頻率底板狀態暫存器408內，頻率底板狀態暫存器408內含設定該數位頻率鎖定迴圈的該頻率底板之值。

儲存在頻率產生器暫存器405以及該頻率底板狀態暫存器內的該等值都用於設定時脈產生器12A的該時脈信號之該頻率 CLK_FRQ_A。由決定裝置403、407所選擇的該底線頻率以及時脈頻率也提供給回饋迴圈404，回饋迴圈404形成該DFLL的該回饋迴圈部分，輸入此處的該等值用來控制該DFLL迴圈目標以及循環省略器。

每一更新週期都會更新該速度要求，該更新週期可定期或非定期。針對數位頻率迴圈，有利的是將該更新週期設定在10μs與100μs(含)之間。

上述具體實施例可降低該電腦系統的耗電量。效率決定模組10A所提供的該控制信號CTRL_A可變，並且指示一效率決定模組10A的個別處理器之當前或最近操作效率。如此，時脈產生器12A可使用控制信號CTRL_A來調整時脈產生器12A所消耗的供應電壓VA，接著調整該時脈信號CLK_FRQ_A的頻率。如此根據處理器2A多有效率，來調整該時脈信號CLK_FRQ的頻率。當處理器2A以和該時脈信號CLK_FRQ的頻率相同之頻率操作處理循環時，控制信號CTRL_A也可調整處理器2A的頻率。

上述具體實施例對於改善將指令數轉換成一時脈頻率時套用的該轉換係數相當有用，而非使用「最糟情況」值，根據一最近時間週期期間所決定的該等效率參數，可調整任何轉換係數。這表示該轉換係數可對最近的系統情況產生反應，這降低一時脈產生器以非必要高速相對長時間運作之可能性。好處在於，並非使用「最糟情況」轉換係數，而是使用依照該效率參數的「最佳情況」轉換係數來調整。一「最佳情況」轉換係數為接近對應至每秒指令與時脈頻率之間真實轉換之一轉換係數。根據效率決定模組10A所接收的該效率資訊Ei_A，調整得自於該已套用轉換係數的該時脈頻率，來反應處理器2A的該當前操作效率。該處理器的效率越高，則從該最佳情況轉換係數提高的頻率提昇就越小。相反地，該處理器的效率越低，則從該最佳情況轉換係數提高的頻率提昇就越大。

另一個具體實施例牽涉到多處理器(替代圖1B內顯示的具體實施例)，具有每一時脈產生器-處理器配對接收來自該電源供應器4/4’的個別電壓供應。在此情況下，如同只有一個處理器透過其效率決定模組提供一要求的頻率信號給該時脈產生器之資訊，則不需要該組合邏輯13’。換言之，這種系統大體上就是圖1A中具體實施例的多個系統平行實施，每一都設置成從電源供應器4接收一個別電壓供應。

應了解供應給不同時脈產生器-處理器配對的該等電壓應該彼此相同、不同或這兩種的混合。

也應了解系統可存在為圖1A和圖1B複合的系統(即是某些時脈產生器只服務一個處理器，而其他時脈產生器服務多個處理器)。

該處理器可提供在一共用積體電路上，或為一共用外殼之內分開的積體電路。

雖然上面已經參照一電池操作的電源供應器，應了解該電源供應器可為任何電源供應器，例如主要電源供應器。

在上述當中，一特定具體實施例的該時脈頻率控制器可包含該等效率決定模組以及用於調變該等效率決定模組輸出的任何組合邏輯。

進一步，由該時脈頻率控制器輸出至時脈產生器12A的該速度要求(CTRL_A，該時脈頻率要求)可為一差異值，指示一時脈速度參照至例如一參考時脈速度或一目前時脈速度。

該頻率決定裝置可使用軟體實施。

應了解雖然上述具體實施例描述APM 14、14’為一獨立實體，不過APM 14、14’代表可在任何合適媒體上，例如圖1A和圖1B內描述的處理器，執行的軟體。

進一步，上述該等效率模組已經描述為，依照在一前時間週期內一處理器的效率，以及要在未來時間週期內執行的每秒(或同等值)指令之預測數量，決定由該處理器要求的一時脈頻率。不過，當決定該時脈的頻率是要提高或降低時，該等效率模組可將其他因素列入考量。

上述具體實施例描述該效率決定模組為與該處理器和該時脈產生器分開的實體，不過應了解，在該處理器內、在該時脈產生器內或在這兩者的組合內，可實施該效率決定模組的功能性。在任何情況下，較佳該效率決定模組從該處理器接收硬體取樣效率統計，並且使用這些效率統計來決定一效率參數。此效率參數提供作為一控制信號給該時脈產生器，用來控制該時脈信號的最小要求頻率。

也應注意在上面的系統中，該處理器可被程式編輯以執行短期取樣效率度量(例如微秒)，在該等效率決定模組未正確產生該等控制信號的事件中，該處理器未遇到任何錯誤或危險。在此情況下，若在一預定時間之內尚未解決問題(例如1微秒)，則組合邏輯13’設置成將一岔斷發出給處理器2A’。接收到此岔斷時，該處理器嘗試修正本身，例如先前所述利用下載一新的政策機構。

雖然上面說明為個別裝置，不過效率決定模組10可位於處理器2的處理功能之內。另外，該效率決定模組可含在設置成控制時脈12的頻率之某些其他回饋機構之內。

供電系統4、4’可為一電源管理積體電路(PMIC，power management integrated circuit)。

雖然上面已經參照IPS，不過請注意，該等IPS值可用CPI值來取代。上面已描述關於將IPS轉換成一要求的時脈頻率之相同原理也適用在關於將CPI轉換成一要求的時脈頻率。

如上述，在基本APM內，用戶端軟體要求一處理器以一特定頻率運作。在稍後任何時間上都可做出另一個頻率要求(用於相同或不同處理器頻率)。該頻率要求可指示一重複頻率圖案給該時脈頻率，如此該處理器的頻率依照已定義的頻率圖案來改變，這允許以不同速度處理定期工作流程的不同部分。進一步，該用戶端軟體可設置成調適該重複頻率圖案的一或多個區段。進行該調適來回應已經在部分工作負載內執行的可變工作量之偵測。進一步，該用戶端軟體可設置成改變該處理架構其他部分的組態，例如該記憶體頻率、一DFLL等等。如此，該用戶端軟體(APM)可直接在該基本APM內控制該處理器的操作頻率。

如上述，在反應APM內，用戶端軟體要求每CPU的MIPS(或類似)，而非一特定頻率(MHz)。如上述，平台軟體及硬體調整MHz和其他參數，以提供該要求的平均MIP。在此情況下，其目標為調適抵抗改變快取錯誤速率和延遲。利用實際傳遞MIP的頻繁取樣(數十微秒的數量級)以及利用預先程式編輯硬體對於該取樣的反應方式，可設定用於控制該處理器頻率的一控制迴圈。如此，該控制迴圈設計可在長度T的整個時間週期路徑(或滑動窗口)之上，取得省電與落後該要求指令一預定百分比(x%)的可能性間之平衡。另外，利用設置傳遞至該處理器的頻率絕不會低於一底線值，則可保證一平均頻率(MHz)成為該底線頻率、最高頻率與窗口大小的函數。

後面的原則也可延伸至由一指定時間來執行指定工作量。在此情況下，該用戶端軟體(APM)要求在一已知時間內(即是截止時間內)，完成特定數量的指令。該用戶端軟體將該初始頻率設定在「扁平頻率」的預定百分比之內。換言之，該APM一開始設置該硬體以已經要求用於該基本APM的程度來運作。在稍後時間點上，該硬體取樣工作完成，或否則決定在已知時間內執行的指令數量，並且若已經執行比該軟體要求指令所需還要多的指令時，可降低該時脈頻率，或若已經執行比該軟體要求指令所需還要少的指令時，可提高該時脈頻率(若在預定時間週期內已經執行預定指令數，則也可不改變該硬體)。如此，該硬體組態執行的該控制迴圈，讓該系統在保證運作與省電之間取得最佳化。利用以該基本APM的「扁平頻率」開始每一時間週期，並且稍後降低至剩餘工作可在剩餘時間內完成之頻率位準(根據與該扁平頻率相同的效率，但是以最高頻率運行)，如此可保證效能。此系統具有與該反應頻率類似的目標(即是該控制迴圈設計可在長度T的整個時間週期路徑或滑動窗口之上，取得省電與落後該要求指令一預定百分比x%的可能性間之平衡)。此系統也允許開發程式碼合併工作效能保證的可能性，並且可在佈署期間以受控制的方式省電。

根據本發明的另一個具體實施例，(例如該電腦系統的)該時脈頻率控制器包含設置成對於效率資訊改變大體上即時反應的硬體。在另一個具體實施例內，(例如該電腦系統的)該時脈頻率控制器可由實施一政策的軟體程式編輯，其中該政策決定該效率資訊與該頻率控制信號之間的關係。例如：該電腦系統可包含儲存裝置，用於保存在該時脈頻率控制器內實施不同政策之複數個不同的軟體區塊。

根據另一個具體實施例，該電腦系統另包含：1)一計算單元，設置成將該等計數值轉換成一效率度量，以及2)複數個比較器，用於將該效率度量關聯於來自複數個預定效率範圍的一單一預定效率範圍，其中所有效率度量都在該預定效率範圍之內，導致該時脈頻率控制器輸出相同的效率參數。例如：在此電腦系統的一個具體實施例內，該等複數個預定效率範圍的每一預定效率範圍都關聯於不同效率參數，並且任何該等預定效率範圍的選擇都會導致該時脈頻率控制器輸出該相關聯效率參數。

根據本發明的另一個具體實施例，(例如該電腦系統的)該時脈產生器為包含一數位電壓控制震盪器的一數位頻率鎖定迴圈。根據本發明的尚且另一個具體實施例，(例如該電腦系統的)該時脈頻率控制器設置成輸出效率資訊，其指出複數個連續時間週期之每一者的該處理單元效率。例如：可能有第一時間週期以及接在該第一時間週期之後的第二時間週期，並且其中當關聯於該第二時間週期的該效率資訊指出，至少一個處理器的效率已經在該第一與第二時間週期之間降低，關聯於該第二時間週期的一第二控制信號輸出，指出該時脈頻率應該相對於與該第一時間週期相關聯的一第一控制信號增加。

根據本發明的尚且另一個具體實施例，以特定時間要完成的工作量形式，提供指令的(例如該電腦系統的)目標數量。根據本發明的尚且另一個具體實施例，提供指令的(例如該電腦系統的)目標數量作為處置指令的目標速率。

雖然已經參考特定具體實施例來顯示和說明本發明，習知技藝者應知道可在不悖離如申請專利範圍所定義之本發明範疇的情況下進行各種形式及細節的改變。

本案相關領域的習知技藝者將了解，可對所描述的具體實施例進行其他或進一步追加、刪減、替代以及修改。

201、202、203、204、205、206、208‧‧‧步驟

Claims

一種電腦系統，包含：一時脈產生器，其設置成以一時脈頻率提供一時脈信號；至少一處理器，其設置成接收該時脈信號，並且以相依於該時脈頻率之一速度運作；一時脈頻率控制器，其設置成：接收效率資訊，其指出該至少一個處理器的一當前效率；接收來自該處理器，針對在一特定時間週期內待處置之處理器指令的一目標數量之一要求；以及輸出一頻率控制信號至該時脈產生器，用於依照該頻率控制信號上控制該時脈頻率。
如申請專利範圍第1項之電腦系統，其中該時脈頻率控制器設置成若該效率資訊指出該處理器的效率已經降低，則該時脈頻率設置成以一大於若該效率資訊指出該處理器效率已經提高之數量來調整。
如申請專利範圍第2項之電腦系統，其中該電腦系統另包含一電池，其設置成供應一電壓給該時脈產生器，來產生該時脈信號。
如申請專利範圍第2項之電腦系統，另包含一電源供應控制器，其設置成將指示該預測時脈頻率的一電壓供應給該時脈產生器與該處理器，其中該時脈產生器設置成：接收該電源供應；以及根據該已接收的電壓，依照一頻率來產生該時脈信號。
如申請專利範圍第1項之電腦系統，其中該時脈頻率控制器設置成將該已接收的效率資訊轉換成一效率參數，該效率參數與該處理器的一個別效率範圍相關聯。
如申請專利範圍第1項之電腦系統，該處理器另包含複數個計數器，每一計數器都與一個別事件相關聯，並且設置成在每一時間週期期間計數其個別事件的發生次數；並且其中該效率資訊係根據來自該等複數個計數器的計數值。
如申請專利範圍第6項之電腦系統，其中該等個別事件至少為以下之一者：在期間已經執行指令的該等循環，在期間該處理器故意待命的該等循環，處理器循環總數；以及在期間已經在該指令管線內偵測到一危險(hazard)的循環。
如申請專利範圍第1項之電腦系統，另包含：複數個處理器，每一處理器都設置成接收該時脈信號，並且根據該時脈頻率以一頻率運作；以及複數個時脈頻率控制器，每一該等時脈頻率控制器都與一個別處理器相關聯，並且針對複數個連續時間週期之每一者設置成：從其相關聯處理器接收效率資訊，該效率資訊指出該相關聯處理器在一個別時間週期期間的一效率；以及在該個別時間週期之後，將其相關聯處理器的一要求時脈頻率值輸出給該時脈，以用來控制該時脈頻率。
如申請專利範圍第8項之電腦系統，另包含組合邏輯，其中該複數個處理器之每一者都設置成要求其處理器操作所需的一最小時脈頻率；並且該時脈頻率控制器針對每一處理器設置成：根據每一時間週期的該已接收效率資訊，決定一效率參數；將該效率參數與該最小時脈頻率加總；以及將該加總的結果輸出給該組合邏輯，其中該組合邏輯設置成決定一頻率，以在其上利用選擇該加總結果最大值來設定該時脈信號的頻率。
一種方法，包含：在一時脈產生器上以一時脈頻率產生一時脈信號；在一處理器上接收該時脈信號，並且以依照一速度來操作該處理器，其中該速度係相依於該時脈頻率；在時脈控制邏輯上接收來自該處理器的效率資訊，其指出在一時間週期期間該處理器的一效率；在一時脈頻率控制器上接收來自該處理器，針對在該時間週期內待處置之處理器指令之一目標數量之要求；將來自該時脈控制邏輯的一頻率控制信號輸出給該時脈產生器，用來控制該時脈頻率；以及依照該頻率控制信號來調整該時脈頻率。