KR100956639B1 - 컴퓨팅 디바이스의 전력 감소 장치 및 그 방법 - Google Patents

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Abstract

본 발명에 따른 컴퓨팅 디바이스의 전력 감소 장치는, 외부로부터 각 타스크별 정보를 입력받아 그에 대응하는 전압 및 클럭을 스케일링하는 코어 상태 제어부와; 상기 코어 상태 제어부에서 스케일링 된 클럭을 입력받아 제어하는 클럭 상태 제어부와; 상기 클럭 상태 제어부에서 출력된 클럭에 대응하여 클럭을 분할하는 메인 디바이더와; 상기 메인 디바이더의 클럭의 업다운에 연동하여 순차적인 값으로 조정하는 업다운 카운터와; 상기 메인 디바이더에서 출력된 클럭과 기준 클럭의 위상 차를 검출하는 위상 검출기와; 상기 위상 검출기에서 출력된 신호를 보정하여 출력하는 업다운 증폭기와; 상기 업다운 증폭기에서 출력된 신호에 대응하여 선형적으로 보정된 클럭을 출력하는 전압제어발진기를 포함한다.
본 발명의 디바이스의 전력 감소 장치 및 그 방법은 저전력을 필요로 하는 휴대용 단말기나 컴퓨팅 디바이스의 전력관리에 있어서 현재 진행중인 프로세스 코어의 동작 모드 변환 과정에서 지연시간과 연산량을 줄임으로써 전력 소모량을 감소시킬 수 있다.

Description

컴퓨팅 디바이스의 전력 감소 장치 및 그 방법{POWER REDUCING SYSTEM FOR COMPUTING DEVICE AND THE METHOD THEREOF}
본 발명은 컴퓨팅 디바이스의 전력 감소 장치 및 그 방법에 관한 것으로, 특히 저전력을 필요로 하는 휴대용 단말기나 컴퓨팅 디바이스의 전력관리에 있어서 현재 진행중인 프로세스 코어의 동작 모드 변환 과정에서 지연시간과 연산량을 줄임으로써 전력 소모량을 감소시킬 수 있는 디바이스의 전력 감소 장치 및 그 방법에 관한 것이다.
일반적으로 어플리케이션을 구동하는 컴퓨팅 디바이스의 CPU는 약 10% ~ 15 % 정도의 사용 시간만을 유효한 작업을 수행하며, 85% 이상의 시간이 비효율적으로 이용되고 있다.
따라서, 사용되지 않는 85%의 시간동안의 전력 소모량을 줄일 수 있는 방법으로 클럭을 감소시키거나 코어에 공급되는 전압을 조절하여 전력 소모량을 절감한다.
이러한 종래의 컴퓨팅 프로세서의 전력관리는 대부분의 시간 동안 CPU 코어는 런 모드(Run Mode)에서 응용 프로그램을 구동하거나 사용자의 입력을 대기하며 동작하고 있으며, OS의 커널(Kernel)에서 수행되는 전력관리 타스크에서 연산시간, 우선 순위, 데드라인, 발생빈도 등을 참조하여 일정 시간 동안 입력이 없거나 연산작업이 필요하지 않은 경우, Idle, Sleep, Deep Sleep 등의 간단한 전원 관리 모드를 지원하거나 타스크에 필요한 전력과 할당 시간을 연산한 후 몇 단계의 레벨로 분류한 후 CPU에 입력되는 전압과 PLL의 발진 회수를 결정하는 방법을 사용하였다.
제1도는 종래에 따른 CPU의 전력 상태 변화를 도시한 도면이고, 제2도는 종래에 따른 모니터링 타스크에 의해 전력이 관리되는 과정을 도시한 도면이다. 도 1에 도시된 바와 같이, 전력 절감모드를 지원하는 프로세스의 전력 상태 변화를 나타낸 것으로 프로세스가 생성되면 대부분의 시간 동안 프로세스들은 대기 상태에서 머물고 있으며 이벤트가 발생하여 스케줄러가 작동하면, 준비 상태의 프로세스들 중에서 우선순위, 생성 순서, 작동 신간 등에 따라 다음에 실행될 프로세스를 결정하고 스케줄러에 의해서 프로세스가 할당되면 내부의 레지스터 등을 실행한다. 또한, 실행이 완료된 프로세스는 대기 또는 종료 상태로 천이한다.
또한, 도 2도에 도시된 바와 같이, 모니터링 타스크를 통해 클럭을 스케일링하여 PLL 락 타임(lock time: Transition Time;트랜지션 타임) 및 전압 스케일링 과정을 거치게 된다.
제3도는 종래에 따른 프로세서의 클럭 생성 장치의 구성을 개략적으로 도시한 도면이다. 도 3에 도시된 바와 같이, 클럭 생성 장치는, 외부로부터 입력되는 기준 클럭 동작 주파수 신호를 분할하는 프리 디바이더와, 발생되는 클럭 동작 주파수 신호를 분할하는 메인 디바이더와, 분할된 클럭 동작 주파수 신호와 분할된 기준 클럭 동작 주파수 신호의 위상 차를 검출하는 위상 검출기와; 상기 위상 검출기에서 출력된 위상차 신호를 펄스 부호에 대응하여 클럭 동작 주파수 신호로 출력하는 챠지 펌프와, 상기 챠지 펌프에서 출력된 신호에 대응하여 클럭 동작 주파수 신호를 출력하는 전압제어발진기와, 상기 전압제어발진기로부터 출력된 신호를 스케일링하는 포스트 스케일러를 포함하여 구성된다.
이러한 클럭 생성 장치는 입력된 클럭의 배수 만큼 증가된 클럭을 코어에 공급하고, 메인 디바이더 값과 포스트 스케일러 값을 변화시켜 최종 클럭을 생성한다.
제4도는 상기 도3에서 출력되는 클럭 주파수 신호를 도시한 파형이고, 제5도는 상기 도3에 의해 출력되는 전력 소모량 파형을 도시한 도면이다. 도 4는 동작 모드의 변환 과정에서 발생되는 PLL 락 타임(PLL Lock time)에서 안정화되는 기간 동안 클럭이 불안정한 것을 보여주고 있다.
그리고, 도 5의 (a)는 클럭 동작 주파수의 PLL 락 타임(PLL Lock time)에서의 출력과, (b)는 클럭 동작 주파수에 대응하는 전압, (c)는 전력에 대한 파형을 나타내고 있다. 이는, 동작 상태의 변화에 따른 데이터 및 동작 코드의 클럭의 불안정화 및 전압 변화 과정에서 지연되는 시간이 많다는 것을 알 수 있다.
따라서, PLL 락 타임(PLL Lock time)에 해당될 때 클럭 동작 주파수의 불안정한 변화 및 지연에 의해 전력 소모가 높다는 문제점이 발생된다.
본 발명은 저전력을 필요로 하는 휴대용 단말기나 컴퓨팅 디바이스의 전력관리에 있어서 현재 진행중인 프로세스 코어의 동작 모드 변환 과정에서 지연시간과 연산량을 줄임으로써 전력 소모량을 감소시킬 수 있는 디바이스의 전력 감소 장치 및 그 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 컴퓨팅 디바이스의 전력 감소 장치는, 외부로부터 각 타스크별 정보를 입력받아 그에 대응하는 전압 및 클럭을 스케일링하는 코어 상태 제어부와; 상기 코어 상태 제어부에서 스케일링된 클럭을 입력받아 제어하는 클럭 상태 제어부와; 상기 클럭 상태 제어부에서 출력된 클럭에 대응하여 클럭을 분할하는 메인 디바이더와; 상기 메인 디바이더의 클럭의 업다운에 연동하여 순차적인 값으로 조정하는 업다운 카운터와; 상기 메인 디바이더에서 출력된 클럭과 기준 클럭의 위상 차를 검출하는 위상 검출기와; 상기 위상 검출기에서 출력된 신호를 보정하여 출력하는 업다운 증폭기와; 상기 업다운 증폭기에서 출력된 신호에 대응하여 선형적으로 보정된 클럭을 출력하는 전압제어발진기를 포함한다.
여기서, 상기 코어 상태 제어부는 동작 모드에 따라 각 프로세스 ID, 우선 순위, 발생 빈도, 데드라인, 코드 길이, 코어 상태 및 타임 투 데스 중에서 어느 하나 이상의 입력 파라미터에 따라 클럭 및 전압을 스케일링한다.
삭제
여기서, 상기 업다운 증폭기는 상기 코어 상태 제어부의 클럭에 대응하여 상기 챠지 펌프에서 출력되는 신호를 선형적으로 조정하고, 상기 업다운 카운터는 상기 메인 디바이더의 클럭의 업다운에 연동하여 순차적인 값으로 조정하는 것이 바람직하다.
여기서, 상기 클럭은 각 타스크 별 프로그램의 클럭과 동작 모드 변경에 따른 락 타임 클럭을 포함한다.
또한, 본 발명에 따른 컴퓨팅 디바이스의 전력 감소 방법은, 외부로부터 각 타스크별 정보를 입력받아 그에 대응하는 전압 및 클럭을 스케일링하는 단계와; 상기 스케일링 된 클럭에 대응하여 분할된 클럭을 순차적으로 조정하는 단계와; 상기 분할된 클럭과 기준 클럭의 위상 차를 검출하는 단계와; 상기 검출된 위상차 신호를 펄스 부호에 대응하여 변환하고, 클럭의 업다운에 연동하여 선형적으로 보정하는 단계를 포함한다.
여기서, 상기 타스크 정보는 동작 모드에 따른 각 프로세스 ID, 우선 순위, 발생 빈도, 데드라인, 코드 길이, 코어 상태 및 타임 투 데스이고, 그 중에서 어느 하나 이상의 입력 파라미터에 따라 상기 클럭 및 상기 전압을 스케일링하는 것이 바람직하다.
여기서, 상기 선형적으로 조정된 클럭 및 상기 선형적으로 보정된 업다운의 클럭 동작 주파수는 락 타임 클럭이고, 상기 선형적으로 보정된 업다운의 클럭은 상기 스케일링 된 클럭에 대응하는 것이 바람직하다.
본 발명의 디바이스의 전력 감소 장치 및 그 방법은 저전력을 필요로 하는 휴대용 단말기나 컴퓨팅 디바이스의 전력관리에 있어서 현재 진행중인 프로세스 코어의 동작 모드 변환 과정에서 지연시간과 연산량을 줄임으로써 전력 소모량을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 이하의 실시 예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시 예에 한정되는 것은 아니다.
제6도는 본 발명에 따른 컴퓨팅 디바이스의 전력 감소 장치의 구성을 개략적으로 도시한 도면이고, 제7도는 본 발명의 전력 감소 장치에 의해 연산 및 시간의 감소를 개략적으로 도시한 개념도이다. 도 6의 컴퓨팅 디바이스의 전력 감소 장치는, 외부로부터 각 타스크별 정보를 입력받아 그에 대응하는 전압 및 클럭을 스케일링하는 코어 상태 제어부(601)와, 상기 코어 상태 제어부(601)에서 스케일링된 클럭을 입력받아 제어하는 클럭 상태 제어부(602)와, 상기 클럭 상태 제어부(601)에서 출력된 클럭에 대응하여 클럭을 분할하는 메인 디바이더(604)와, 상기 메인 디바이더(604)의 클럭의 업다운에 연동하여 순차적인 값으로 조정하는 업다운 카운터(603)와, 외부로부터 입력되는 기준 클럭을 분할하는 프리 디바이더(605)와, 상기 메인 디바이더(604)에서 출력된 클럭과 상기 기준 클럭의 위상 차를 검출하는 위상 검출기(606)와, 상기 위상 검출기(606)에서 출력된 위상차 신호를 펄스 부호에 대응하여 클럭 신호로 출력하는 챠지 펌프(607)와, 상기 챠지 펌프(607)에서 출력된 신호를 보정하여 출력하는 업다운 증폭기(608)와, 상기 업다운 증폭기(608)에서 출력된 신호에 대응하여 클럭을 출력하는 전압제어발진기(609)와, 상기 전압제어발진기(609)로부터 출력된 신호를 스케일링하는 포스트 스케일러(610)와, 상기 코어 상태 제어부(601)에서 스케일링된 전압 신호를 입력받아 전압을 제어하는 코어 전압 발생기(620)를 포함하여 구성된다.
코어 상태 제어부(601)는 모니터링 타스크로부터 각 타스크별 정보를 입력받아 제어되고, 각 타스크 마다 클럭 동작 주파수 및 구동 전압을 변경한다. 즉, 각 타스크별 동작이 변경될 때 그 사이에 발생되는 PLL 락 타임(PLL Lock time; Transition Time)을 감소한다. 여기서, 상기 클럭은 각 타스크 별 프로그램의 클럭과 동작 모드 변경에 따른 락 타임 클럭을 포함한다.
이하, 도 8 및 도 9를 참조하여 코어 상태 제어부를 설명하기로 한다.
제8도는 본 발명의 코어 상태 제어부의 구조를 개략적으로 도시한 도면이고, 제9도는 상기 도 8의 코어 상태 제어부에 의해 스케일링 되는 클럭의 PLL 락 타임의 감소를 도시한 도면이다.
도 8을 참조하면, 코어 상태 제어부(601)는 오퍼레이션 시스템(Operation system)(702)의 동작 모드에 따라 제어되고, 각 타스크별 프로세스 ID, 우선 순위(Priorty), 발생 빈도(Frequent), 데드라인(Deadline), 코드 길이(Code Length)는 어느 하나 이상의 입력 파라미터에 따른 가변적인 가중치를 가중치 조합부(703)에 입력받고, 가중치 조합부(703)에 입력된 파라미터 값들과 코어 상태(Core state) 및 타임 투 데스(Time to Death)에 따라 결정부(704)에서 클럭 및 전압을 스케일링한다. 그리고, 전압 및 클럭값 생성부(705)에서는 결정부(704)에서 결정된 전압 및 클럭값에 따라 클럭 및 전압을 생성한다.
상기 타스크별 ID는 오퍼레이션 시스템에서 할당되며, 타스크의 종류에 따라 ID의 범위가 변경되어, 코어 상태 제어부의 전압과 클럭 판단의 근거로 사용된다.
이때, 코어 상태 제어부(601)는 기설정된 기준 순위, 기준 빈도, 기준 기한, 기준 길이를 기준으로 우선 순위의 높낮음, 발생빈도의 높낮음, 데드 라인의 촉박함 및 여유있음, 코드 길이의 길고 짧음을 판단하여 아래와 같이 클럭을 제어할 수 있다. 즉, 코어 상태 제어부(601)는 기준 순위와 비교하여 우선 순위가 높은 프로세스의 경우 클럭을 기준 값보다 증가시키고 상기 우선 순위가 낮은 프로세스의 경우 클럭을 기준 값 보다 감소시킨다. 기준 빈도와 비교하여 발생 빈도가 높은 프로세스의 경우 클럭을 기준 값보다 증가시키고 상기 발생 빈도가 낮은 프로세스의 경우 클럭을 기준 값 보다 감소시키며, 기준 기한과 비교하여 데드 라인이 촉박한 프로세스의 경우 클럭을 기준 값보다 증가시키고 상기 데드 라인이 여유가 있는 프로세스의 경우 클럭을 기준 값 보다 감소시킨다. 기준 길이와 비교하여 코드 길이가 긴 프로세스의 경우 클럭을 기준 값보다 증가시키고 상기 코드 길이가 짧은 프로세스의 경우 클럭을 기준 값보다 감소시킨다. 여기서, 기준 순위, 기준 빈도, 기준 기한, 기준 길이는 기설정된 값일 수도 있고, 기설정된 범위를 갖는 구간일 수 있다.
도 9에 도시된 바와 같이, 코어 상태 제어부(601)는 각 타스크별 동작 수행의 레지스트 셋업(Register setup)으로부터 PLL 락 타임(PLL Lock time; Transition Time)을 감소하여 출력한다.
클럭 상태 제어부(602)는 코어 상태 제어부(601)에서 스케일링 된 클럭을 입력받아 출력을 제어한다.
메인 디바이더(604)는 클럭 상태 제어부(602)에서 출력된 클럭에 대응하여 이를 분할하며, 업다운 카운터(603)는 메인 디바이더(604)의 클럭의 업다운에 연동하여 순차적인 값으로 조정한다.
이하, 도 10 내지 도 12를 참조로 본 발명의 PLL 락 타임(PLL Lock time)의 클럭 신호의 출력을 설명하기로 한다. 제10도는 본 발명의 업다운 카운터에 의해 출력되는 PLL 락 타임(PLL Lock time)의 클럭 신호의 파형이고, 제11도는 본 발명의 업다운 증폭기에 의해 출력되는 PLL 락 타임(PLL Lock time)의 클럭 신호의 파형이고, 제12도는 본 발명의 전력 감소 장치에 의해 출력되는 PLL 락 타임(PLL Lock time)의 클럭 신호의 파형이다.
도 10에 도시된 바와 같이, 업다운 카운터(603)는 PLL 락 타임(PLL Lock time)에 해당될 때 그동안의 클럭을 시간에 따른 분할을 순차적으로 진행하여 선형적인 값에 근사하도록 계단식으로 조정한다. 여기서, 다운되는 경우의 클럭을 조정하는 것을 도시하였으나 업되는 경우의 클럭을 조정할 수도 있다.
위상 검출기(606)는 메인 디바이더(604)에서 출력된 클럭과 상기 기준 클럭의 위상 차를 검출한다. 이때의 클럭은 업타운 카운터(603)에서 조정된 것이다.
업다운 증폭기(603)는 코어 상태 제어부(601)의 클럭을 입력받아 그에 대응하여 챠지 펌프에서 펄스 부호에 따라 출력되는 클럭을 순차적으로 조정하여 출력한다. 여기서, 챠지 펌프(607)에서 출력되는 클럭은 위상 검출기(606)로부터 입력받아 출력한다.
이때, 도 11에 도시된 바와 같이, 업다운 증폭기(608)에서 조정되어 출력되는 클럭은 PLL 락 타임(PLL Lock time)에 해당될 때 업 또는 다운으로 보정하여 출력하여 변화없이 출력되는 신호에 증폭의 이득 변화를 준다.
그러면, 도 12에 도시된 바와 같이, 전력 감소 장치는 PLL 락 타임(PLL Lock time)에 해당될 때 도 10 및 도 11의 조정된 클럭 신호의 조합에 의해 선형적으로 출력한다.
한편, 제13도는 본 발명에 따른 전력 감소 장치에 의해 출력되는 전력 소모량을 도시한 파형도이다. 도 13에 도시된 바와 같이, (a)는 클럭의 PLL 락 타임(PLL Lock time, t4, t5, t6)의 감소, (b)는 PLL 락 타임(PLL Lock time)에 해당될 때의 클럭에 대응하는 전압, (c)는 PLL 락 타임(PLL Lock time)에 해당될 때 전력에 대한 파형을 나타내고 있다.
도 13에 도시된 바와 같이, 본 발명에 따른 전력 감소 장치는 PLL 락이 진행되는 동안(제12도의 Register Setup~PLL Lock time에 소요되는 시간) 클럭을 선형적으로 변화시킴으로써, 종래(제5도)의 PLL 락 타임(t1, t2, t3)과 비교하여 PLL 락 타임(t4, t5, t6)을 현저하게 단축할 수 있다.
따라서, 본 발명의 전력 감소 장치는 동작 모드 변환에 따른 코어 클럭 신호와 전압의 변화과정에서 전압 및 전력의 크기(제13도의 b', c' 참조)를 종래보다(제5도의 b, c 참조) 줄일 수 있으며, 이에 따라 불필요한 전력 소모를 절감할 수 있다.
또한, 제14는 본 발명에 따른 컴퓨팅 디바이스의 전력 감소 방법에 대한 순서도이다. 도 14에 도시된 바와 같이, 먼저 외부로부터 각 타스크별 정보를 입력받아 그에 대응하는 전압 및 클럭을 스케일링한다(S1110). 보다 상세하게는, 각 타스크별 프로세스 ID, 우선 순위(Priorty), 발생 빈도(Frequent), 데드라인(Deadline), 코드 길이(Code Length)는 어느 하나 이상의 입력 파라미터에 따른 가변적인 가중치를 가중치 조합부에 입력받고, 가중치 조합부에 입력된 파라미터 값들과 코어 상태(Core state) 및 타임 투 데스(Time to Death)에 따라 결정부에서 클럭 및 전압을 스케일링한다.
한편, 제15도는 본 발명에 따른 프로세스 ID의 할당에 따른 예를 도시한 도면이다. 도 15에 도시된 바와 같이, 상기 각 타스크 카테고리 별 할당되는 타스크 ID의 범위를 나타내고 있다. 즉, 동작 특성에 따른 각 타스크의 프로세스 ID의 할당에 따라 상기 클럭 및 상기 전압을 가변적으로 결정한다.
그리고, 상기 스케일링된 클럭에 대응하여 분할된 클럭을 순차적으로 조정한다(S1120). 즉, PLL 락 타임(PLL Lock time)에 해당될 때 그동안의 클럭을 시간에 따라 순차적으로 분할하여 감소하거나 증가하여 선형적인 값에 근사하도록 조정한다.
이어서, 상기 분할된 클럭과 기준 클럭의 위상 차를 검출한다(S1130). 이때, 분할된 클럭 신호는 PLL 락 타임(PLL Lock time)에 해당 될 때 그동안의 조정된 신호를 포함한다.
그 다음, 상기 검출된 위상차 신호를 펄스 부호에 대응하여 클럭 신호로 변환하고, 클럭 신호의 업다운에 연동하여 선형적으로 보정한다(S1140). 즉, 클럭 신호는 PLL 락 타임(PLL Lock time)에 해당될 때 업 또는 다운으로 보정하여 출력하여 변화없이 출력되는 신호에 증폭의 이득 변화를 준다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
제1도는 종래에 따른 CPU의 전력 상태 변화를 도시한 도면.
제2도는 종래에 따른 모니터링 타스크에 의해 전력이 관리되는 과정을 도시한 도면.
제3도는 종래에 따른 프로세서의 클럭 생성 장치의 구성을 개략적으로 도시한 도면.
제4도는 상기 도3에서 출력되는 클럭 주파수 신호를 도시한 파형.
제5도는 상기 도3에 의해 출력되는 전력 소모량 파형을 도시한 도면.
제6도는 본 발명에 따른 컴퓨팅 디바이스의 전력 감소 장치의 구성을 개략적으로 도시한 도면.
제7도는 본 발명의 전력 감소 장치에 의해 연산 및 시간의 감소를 개략적으로 도시한 개념도.
제8도는 본 발명의 코어 상태 제어부의 구조를 개략적으로 도시한 도면.
제9도는 상기 도 8의 코어 상태 제어부에 의해 스케일링 되는 클럭의 PLL 락 타임의 감소를 도시한 도면.
제10도는 본 발명의 업다운 카운터에 의해 출력되는 PLL 락 타임(PLL Lock time)의 클럭 신호의 파형.
제11도는 본 발명의 업다운 증폭기에 의해 출력되는 PLL 락 타임(PLL Lock time)의 클럭 신호의 파형.
제12도는 본 발명의 전력 감소 장치에 의해 출력되는 PLL 락 타임(PLL Lock time)의 클럭 신호의 파형.
제13도는 본 발명에 따른 전력 감소 장치에 의해 출력되는 전력 소모량을 도시한 파형도.
제14는 본 발명에 따른 컴퓨팅 디바이스의 전력 감소 방법에 대한 순서도.
제15도는 본 발명에 따른 프로세서 ID의 할당에 따른 예를 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
601 --- 코어 상태 제어부 602 --- 클럭 상태 제어부
603 --- 업다운 카운터 604 --- 메인 디바이더
605 --- 프리 디바이더 606 --- 위상 검출기
607 --- 챠지 펌프 608 --- 업다운 증폭기
609 --- 전압제어발진기 610 --- 포스트 스케일러
620 --- 코어 전압 발생기

Claims (22)

  1. 외부로부터 각 타스크별 정보를 입력받아 그에 대응하는 전압 및 클럭을 스케일링하는 코어 상태 제어부와;
    상기 코어 상태 제어부에서 스케일링된 클럭을 입력받아 제어하는 클럭 상태 제어부와;
    상기 클럭 상태 제어부에서 출력된 클럭에 대응하여 클럭을 분할하는 메인 디바이더와;
    상기 메인 디바이더의 클럭의 업다운에 연동하여 순차적인 값으로 조정하는 업다운 카운터와;
    상기 메인 디바이더에서 출력된 클럭과 기준 클럭의 위상차를 검출하는 위상 검출기와;
    상기 위상 검출기에서 출력된 신호를 보정하여 출력하는 업다운 증폭기와;
    상기 업다운 증폭기에서 출력된 신호에 대응하여 선형적으로 보정된 클럭을 출력하는 전압제어발진기를 포함하며,
    상기 코어 상태 제어부는 동작 모드에 따라 각 프로세스 ID, 우선 순위, 발생 빈도, 데드라인, 코드 길이, 코어 상태 및 타임 투 데스 중에서 어느 하나 이상의 입력 파라미터에 따라 상기 클럭 및 상기 전압을 스케일링하는 컴퓨팅 디바이스의 전력 감소 장치.
  2. 제 1항에 있어서,
    상기 위상 검출기에서 출력된 위상차 신호를 펄스 부호에 대응하여 클럭으로 출력하여 상기 업다운 증폭기에 공급하는 챠지 펌프를 더 포함할 때,
    상기 업다운 증폭기는 상기 챠지 펌프에서 출력된 신호를 보정하는 컴퓨팅 디바이스의 전력 감소 장치.
  3. 제1항에 있어서,
    상기 코어 상태 제어부에서 스케일링 된 전압 신호를 입력받아 전압을 제어하는 코어 전압 발생기를 더 포함하는 것을 특징으로 하는 컴퓨팅 디바이스의 전력 감소 장치.
  4. 제1항에 있어서,
    상기 위상 검출기에 입력되는 기준 주파수를 분할하는 프리 디바이더와;
    상기 전압제어발진기로부터 출력된 신호를 스케일링하는 포스트 스케일러를 더 포함하는 컴퓨팅 디바이스의 전력 감소 장치.
  5. 삭제
  6. 제1항에 있어서,
    기설정된 기준 순위와 비교하여 상기 우선 순위가 높은 프로세스의 경우 클럭을 기준 값보다 증가시키고, 상기 기준 순위와 비교하여 상기 우선 순위가 낮은 프로세스의 경우 클럭을 기준 값 보다 감소시키는 컴퓨팅 디바이스의 전력 감소 장치.
  7. 제1항에 있어서,
    기설정된 기준 빈도와 비교하여 상기 발생 빈도가 높은 프로세스의 경우 클럭을 기준 값보다 증가시키고, 상기 기준 빈도와 비교하여 상기 발생 빈도가 낮은 프로세스의 경우 클럭을 기준 값 보다 감소시키는 컴퓨팅 디바이스의 전력 감소 장치.
  8. 제1항에 있어서,
    상기 데드 라인이 촉박한 프로세스의 경우 클럭을 기준 값보다 증가시키고 상기 데드 라인이 여유가 있는 프로세스의 경우 클럭을 기준 값 보다 감소시키는 컴퓨팅 디바이스의 전력 감소 장치.
  9. 제1항에 있어서,
    상기 코드 길이가 긴 프로세스의 경우 클럭을 기준 값보다 증가시키고 상기 코드 길이가 짧은 프로세스의 경우 클럭을 기준 값 보다 감소시키는 컴퓨팅 디바이스의 전력 감소 장치.
  10. 제2항에 있어서,
    상기 업다운 증폭기는 상기 코어 상태 제어부의 클럭에 대응하여 상기 챠지 펌프에서 출력되는 신호를 선형적으로 조정하는 컴퓨팅 디바이스의 전력 감소 장치.
  11. 제1항에 있어서,
    상기 업다운 카운터는 상기 메인 디바이더의 클럭의 업다운에 연동하여 순차적인 값으로 조정하는 컴퓨팅 디바이스의 전력 감소 장치.
  12. 제1항, 제2항, 제4항, 제6항 내지 제11항의 어느 한 항에 있어서,
    상기 클럭은 각 타스크 별 프로그램의 클럭과 동작 모드 변경에 따른 락 타임 클럭을 포함하는 컴퓨팅 디바이스의 전력 감소 장치.
  13. 코어 상태 제어부에 의하여 외부로부터 각 타스크별 정보를 입력받아 그에 대응하는 전압 및 클럭을 스케일링하는 단계와;
    업다운 카운터에 의하여 상기 스케일링된 클럭에 대응하도록 상기 클럭을 순차적으로 조정하는 단계와;
    상기 클럭과 기준 클럭의 위상 차를 검출하는 단계와;
    업다운 증폭기에 의하여 상기 검출된 위상차 신호를 펄스 부호에 대응하여 변환하고, 상기 클럭의 업다운에 연동하여 상기 클럭을 선형적으로 보정하는 단계를 포함하며,
    상기 타스크별 정보는 동작 모드에 따른 각 프로세스 ID, 우선 순위, 발생 빈도, 데드라인, 코드 길이, 코어 상태 및 타임 투 데스이고, 그 중에서 어느 하나 이상의 입력 파라미터에 따라 상기 클럭 및 상기 전압을 스케일링하는 컴퓨팅 디바이스의 전력 감소 방법.
  14. 삭제
  15. 제 13항에 있어서,
    상기 선형적으로 조정된 클럭은 락 타임 클럭인 컴퓨팅 디바이스의 전력 감소 방법.
  16. 제 13항에 있어서,
    상기 선형적으로 보정하는 업다운의 클럭은 상기 스케일링된 클럭에 대응하는 컴퓨팅 디바이스의 전력 감소 방법.
  17. 제13항 또는 제16항에 있어서,
    상기 선형적으로 보정하는 업다운의 클럭은 락 타임 클럭인 컴퓨팅 디바이스의 전력 감소 방법.
  18. 제13항에 있어서,
    기설정된 기준 순위와 비교하여 상기 우선 순위가 높은 프로세스의 경우 클럭을 기준 값보다 증가시키고, 상기 기준 순위와 비교하여 상기 우선 순위가 낮은 프로세스의 경우 클럭을 기준 값 보다 감소시키는 컴퓨팅 디바이스의 전력 감소 방법.
  19. 제13항에 있어서,
    기설정된 기준 빈도와 비교하여 상기 발생 빈도가 높은 프로세스의 경우 클럭을 기준 값보다 증가시키고, 상기 기준 빈도와 비교하여 상기 발생 빈도가 낮은 프로세스의 경우 클럭을 기준 값 보다 감소시키는 컴퓨팅 디바이스의 전력 감소 방법.
  20. 제13항에 있어서,
    상기 데드 라인이 촉박한 프로세스의 경우 클럭을 기준 값보다 증가시키고 상기 데드 라인이 여유가 있는 프로세스의 경우 클럭을 기준 값 보다 감소시키는 컴퓨팅 디바이스의 전력 감소 방법.
  21. 제13항에 있어서,
    상기 코드 길이가 긴 프로세스의 경우 클럭을 기준 값보다 증가시키고 상기 코드 길이가 짧은 프로세스의 경우 클럭을 기준 값 보다 감소시키는 컴퓨팅 디바이스의 전력 감소 방법.
  22. 제13항에 있어서,
    상기 동작 특성에 따른 각 프로세스 ID의 할당에 따라 상기 클럭 및 상기 전압을 스케일링하는 컴퓨팅 디바이스의 전력 감소 방법.
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