KR20040022652A - 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는ｐｌｌ 및 이를 이용한 락킹 방법 - Google Patents

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Abstract

락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL 및 이를 이용한 락킹 방법이 개시된다. 본 발명에 의한 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL은, 위상 검출기, 차지 펌프 및 루프필터, VCO, 프리스케일러 및 교정회로를 구비하는 것을 특징으로 한다.
위상 검출기는 기준 신호와 분주 신호의 위상을 비교하여 업-다운 신호를 출력한다. 차지 펌프 및 루프 필터는 업-다운 신호에 응답하여 소정의 펌핑 전류를 출력한다. VCO는 펌핑 전류의 제어에 의해 루프 출력 신호를 출력한다. 프리스케일러는 루프 출력 신호를 소정의 분주율로 분주하여 분주 신호를 출력한다. 교정회로는 VCO의 초기 발진 신호를 소정 범위내의 주파수를 갖도록 교정한다.
초기 발진 신호는 PLL의 락킹 동작이 수행되기 전에 상기 VCO의 자가 발진에 의해 생성된 신호이다. 상기 루프 출력 신호는 PLL의 락킹 동작이 수행되는 동안 상기 VCO로부터 출력되는 신호이다.
본 발명에 의한 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL은 락킹 시간을 단축시킬 수 있는 장점이 있다.

Description

락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 ＰＬＬ 및 이를 이용한 락킹 방법{Phase locked loop having the frequency calibration circuit for reducing locking time and the locking method using the phase locked loop}
본 발명은 위상 동기 루프(phase locked loop, 이하, PLL이라 함)에 관한 것으로서, 특히, 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL 및 이를 이용한 락킹 방법에 관한 것이다.
일반적으로, PLL은 외부로부터 입력되는 신호의 주파수에 응답하여 임의의 주파수를 갖는 신호를 발생시키는 주파수 궤환형 회로이다. PLL은 기준 신호와 발진 신호간의 위상차를 검출하여 이 검출된 위상차에 따른 업-다운 신호에 의해 발진 신호가 원하는 주파수로 되도록 위상동기시키는 회로이다. 이러한 PLL은 주파수 합성회로나 데이터 프로세싱 회로의 클록 복원 회로 등에 많이 사용된다.
일반적인 PLL의 구성을 도 1을 참고하여 설명하면 다음과 같다.
도 1은 일반적인 PLL 회로를 나타내는 블록도이다.
도 1과 같이, PLL은 위상 검출기(11), 차지 펌프(12), 루프 필터(13), 전압 제어 발진기(voltage controlled oscillator, 이하, VCO라 함)(14) 및 프리스케일러(15)를 구비한다.
상기 위상 검출기(11)는 외부로부터의 기준 신호(FREF)와 상기 프리스케일러(15)로부터의 분주 신호(FDIV)의 위상을 비교하여 업-다운 신호를 출력한다. 상기 차지 펌프(12)는 상기 업-다운 신호의 제어에 의해 상기 VCO(14)를 제어하는 펌핑 전류를 출력한다. 상기 루프 필터(13)는 상기 펌핑 전류를 정류하여 직류 성분의 펌핑 전류를 출력한다. 상기 VCO(14)는 상기 펌핑 전류의 제어에 의해 소정의 루프 출력 신호(FOUT)를 출력한다. 상기 프리스케일러(15)는 상기 루프 출력 신호(FOUT)를 소정의 분주율로 분주하여 상기 분주 신호(FDIV)를 출력한다.
PLL은 상기 기준 신호(FREF)와 상기 분주 신호(FDIV)의 위상이 일치할 때까지 락킹 동작을 수행한다. 결국, PLL의 락킹 시간에 가장 영향을 많이 주는 것은 VCO가 발진하여 소정 범위내의 주파수를 가지는 신호를 출력할 때까지 걸리는 시간이다.
따라서, 상기 PLL의 락킹 시간은 락킹 동작이 실행될 때, VCO의 초기 발진 신호의 주파수가 상기 소정 범위내에 근접해 있을 수록 단축될 수 있다.
그러나, VCO의 초기 발진 신호의 주파수는 일반적으로 어느 한 쪽에 치우쳐 있기 때문에, PLL의 락킹 동작 초기에 상기 분주 신호(FDIV)는 상기 기준 신호(FREF)와 큰 위상차를 가진다. 따라서, 락킹 완료 시간이 일정하지 않고, 락킹 완료까지는 일반적으로 많은 시간이 요구된다.
한편, 브루투스(bluetooth) 시스템의 경우 일반적으로 락킹 시간 150㎲ 이내에 락킹 동작이 완료되어야 하며, 마진을 감안한다면 실질적으로는 100∼120㎲ 이내에 락킹 동작이 완료되어야 한다.
그러나, 종래의 PLL은 상기 VCO(14)의 초기 발진 신호의 주파수가 어느 한 쪽에 치우친 상태에서 락킹 동작을 수행하게 되므로, 상기 브루투스 시스템과 같이 짧은 락킹 시간이 요구되는 시스템에 사용되기에는 부적합한 것이다.
따라서, 브루투스 시스템과 같이, 짧은 락킹 시간이 요구되는 시스템을 위해, PLL에 의한 락킹 동작이 수행되기 전에 VCO의 초기 발진 신호가 소정 범위내의 주파수를 갖도록 조절될 필요가 있다.
본 발명이 이루고자하는 기술적 과제는, PLL에 의한 락킹 동작이 수행되기 전에, VCO의 초기 발진 신호가 소정 범위내의 주파수를 갖도록 교정하여 PLL의 락킹 시간을 단축시키는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL 및 이를 이용한 락킹 방법을 제공하는데 있다.
도 1은 일반적인 PLL 회로를 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따른 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL을 나타내는 블록도이다.
도 3은 도 2에 도시된 분주회로의 상세한 회로도이다.
도 4는 도 2에 도시된 비교회로의 상세한 회로도이다.
도 5는 도 2에 도시된 VCO의 일부인 공진회로 블록의 일 구현예를 나타내는 도면이다.
도 6은 본 발명에 따른 락킹 시간을 줄이기 위한 주파수 교정회로의 주요 신호들에 대한 타이밍차트이다.
도 7은 본 발명에 따른 PLL을 이용한 락킹 과정을 나타내는 플로우차트이다.
도 8은 도 7에 도시된 주파수 교정 과정을 상세히 나타내는 플로우차트이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL은, 위상 검출기, 차지 펌프 및 루프필터, VCO, 프리스케일러 및 교정회로를 구비하는 것을 특징으로 한다.
위상 검출기는 기준 신호와 분주 신호의 위상을 비교하여 업-다운 신호를 출력한다. 차지 펌프 및 루프 필터는 업-다운 신호에 응답하여 소정의 펌핑 전류를 출력한다. VCO는 펌핑 전류의 제어에 의해 루프 출력 신호를 출력한다. 프리스케일러는 루프 출력 신호를 소정의 분주율로 분주하여 분주 신호를 출력한다. 교정회로는 VCO의 초기 발진 신호를 소정 범위내의 주파수를 갖도록 교정한다.
초기 발진 신호는 PLL의 락킹 동작이 수행되기 전에 VCO의 자가 발진에 의해 생성된 신호이다. 루프 출력 신호는 PLL의 락킹 동작이 수행되는 동안 VCO로부터 출력되는 신호이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL을 이용한 락킹 방법은, VCO의 초기 발진 신호의 주파수를 교정하는 주파수 교정회로를 구비하는 PLL 회로의 락킹 방법에 있어서,
(a) 주파수 교정회로가 VCO의 초기 발진 신호를 소정 범위내의 주파수를 갖도록 교정하는 단계;
(b) 교정 완료 신호가 인에이블 될 때, PLL이 교정된 초기 발진 신호와 기준 신호를 이용하여 락킹 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL을 나타내는 블록도이다.
도 2와 같이, PLL은 위상 검출기(21), 차지 펌프(22), 루프 필터(23), VCO(24), 프리스케일러(25) 및 주파수 교정회로(26)를 구비한다.
상기 위상 검출기(21)는 외부로부터의 기준 신호(FREF)와 상기 프리스케일러(25)로부터의 분주 신호(FDIV2)의 위상을 비교하여 업-다운 신호를 출력한다. 여기에서, 상기 기준 신호(FREF)는 크리스탈 발진기(미도시)에 의해 발생될 수 있다.
상기 차지 펌프(22)는 상기 업-다운 신호의 제어에 의해 상기 VCO(24)를 제어하는 펌핑 전류를 출력한다. 상기 루프 필터(23)는 상기 펌핑 전류를 정류하여직류 성분의 펌핑 전류를 출력한다. 상기 VCO(24)는 상기 펌핑 전류의 제어에 의해 소정의 루프 출력 신호(FOUT)를 출력한다. 상기 프리스케일러(25)는 상기 루프 출력 신호(FOUT)를 소정의 분주율로 분주하여 상기 분주 신호(FDIV2)를 출력한다.
또, 상기 프리스케일러(25)는 PLL의 락킹 동작이 수행되기 전에 상기 VCO(24)로부터 출력되는 초기 발진 신호(EOUT)를 상기 소정의 분주율로 분주하여 초기 분주 신호(FDIV1)를 출력한다.
상기 주파수 교정회로(26)는 상기 초기 분주 신호(FDIV1)와 상기 기준 신호(FREF)에 응답하여 복수의 제어신호들(VCO_D0∼VCO_D5)을 출력한다. 상기 복수의 제어신호들(VCO_D0∼VCO_D5)은 상기 VCO(24)의 초기 발진 신호(EOUT)를 소정 채널 범위의 주파수를 갖도록 교정한다.
또, 상기 주파수 교정회로(26)는 PLL에 의한 락킹 동작이 시작되기 전에 동작하고, PLL에 의한 락킹 동작이 수행될 때 대기 모드로 전환되어 교정 동작을 정지한다.
상기 주파수 교정회로(26)는 분주회로(27)와 비교회로(28)를 포함한다.
상기 분주회로(27)는 상기 기준 신호(FREF)와 상기 초기 분주 신호(FDIV1)를 각각 분주하여 제1 및 제2 출력신호(D1, D2)를 출력한다. 상기 비교회로(28)는 상기 제1 및 상기 제2 출력신호들(D1, D2)의 주기를 비교하여 상기 복수의 제어신호들(VCO_D0∼VCO_D5)을 출력한다. 또, 상기 비교회로(28)는 비교 동작을 복수회 반복하고 설정된 횟수만큼의 비교 동작을 완료하면, 교정완료신호(FIN)를 인에이블 시킨다.
상기 복수의 제어신호들(VCO_D0∼VCO_D5)은 상기 VCO(24)를 제어하여 상기 초기 발진 신호(EOUT)를 교정한다.
도 3은 도 2에 도시된 분주회로의 상세한 회로도이다.
도 3과 같이, 분주회로(27)는 제1 분주회로(30)와 제2 분주회로(40)를 포함한다. 상기 제1 분주회로(30)는 OR 게이트(31)와, 복수개의 T 플립플롭들(32) 및 D 플립플롭(33)을 포함한다.
상기 OR 게이트(31)는 상기 기준 신호(FREF)와 상기 교정완료신호(FIN)를 논리 연산한다.
상기 복수개의 T 플립플롭들(32)은 상기 OR 게이트(31)의 출력신호를 제1 분주율로 분주하여 제1 내부신호(T1)를 출력한다. 상기 복수개의 T 플립플롭들(32) 각각의 클럭단자(CK)는 앞단의 T 플립플롭(32)의 출력단자(Q)와 연결된다.
가장 앞단에 배치된 T 플립플롭(32)은 상기 OR 게이트(31)의 출력신호를 클럭 입력으로 수신하고, 가장 뒷단에 배치된 T 플립플롭(32)은 출력단자(Q)로 상기 제1 내부신호(T1)를 출력한다. 또, 상기 복수개의 T 플립플롭들(32)은 제1 출력신호(D1)에 의해 리셋된다. 여기에서, 상기 복수개의 T 플립플롭들(32)의 입력단자(T) 및 출력단자(QB)는 사용되지 않는다.
상기 D 플립플롭(33)은 상기 제1 내부신호(T1)를 D 입력으로 수신하고, 상기 기준 신호(FREF)를 클럭 입력으로 수신한다. 상기 D 플립플롭(33)은 상기 기준 신호(FREF)에 의해 제어되어 상기 제1 출력신호(D1)를 출력한다.
상기 제2 분주회로(40)는 OR 게이트(41)와, 복수개의 T 플립플롭들(42)과, D플립플롭(43) 및 분주율 결정회로(44)를 구비한다.
상기 OR 게이트(41)는 상기 초기 분주 신호(FDIV1)와 상기 교정 완료신호(FIN)를 논리 연산한다.
상기 복수개의 T 플립플롭들(42)은 상기 OR 게이트(41)의 출력신호를 제2 분주율로 분주하여 제2 내부신호(T2)를 출력한다. 상기 복수개의 T 플립플롭들(42) 각각의 클럭단자(CK)는 앞단의 T 플립플롭(42)의 출력단자(Q)와 연결된다.
가장 앞단에 배치된 T 플립플롭(42)은 상기 OR 게이트(41)의 출력신호를 클럭 입력으로 수신하고, 가장 뒷단에 배치된 T 플립플롭(42)은 출력단자(Q)로 상기 제2 내부신호(T2)를 출력한다. 여기에서, 상기 복수개의 T 플립플롭들(32)의 입력단자(T) 및 출력단자(QB)는 사용되지 않는다.
또, 상기 분주율 결정회로(44)는 제1 출력신호(D1)와 외부로부터 입력되는 입력신호들(B1, B2, B3)에 응답하여 상기 T 플립플롭들(42)의 동작을 제어함으로써, 상기 제2 분주회로(40)의 상기 제2 분주율을 결정한다.
상기 D 플립플롭(43)은 상기 제2 내부신호(T2)를 D 입력으로 수신하고, 상기 기준 신호(FREF)를 클럭 입력으로 수신한다. 상기 D 플립플롭(43)은 상기 기준 신호(FREF)에 의해 제어되어 상기 제2 출력신호(D2)를 출력한다.
도 4는 도 2에 도시된 비교회로의 상세한 회로도이다.
도 4와 같이, 비교회로(28)는 복수개의 D 플립플롭들(51∼64) 및 복수개의 OR 게이트들(65∼70)을 포함한다.
상기 D 플립플롭들(51∼58)은 상기 제1 출력신호(D1)를 클럭 입력으로 수신한다. 상기 D 플립플롭(51)은 내부 전압(VDD)을 D 입력으로 수신하고, 상기 D 플립플롭들(52∼58) 각각의 입력단자(D)는 앞단의 D 플립플롭들(51∼57)의 출력단자(Q)와 연결된다.
상기 OR 게이트(65)는 상기 D 플립플롭(52)의 출력단자(QB)와 상기 D 플립플롭(53)의 출력단자(Q)의 출력신호들을 논리 연산한다. 상기 OR 게이트(65)와 마찬가지로, 상기 OR 게이트들(66∼70)도 각각 상호 인접한 D 플립플롭들(53∼54, 54∼55, 55∼56, 56∼57, 57∼58)의 출력신호들을 논리 연산한다.
상기 D 플립플롭(56)은 상기 제1 및 상기 제2 출력신호들(D1, D2)의 비교가 완료될 때, 교정완료신호(FIN)를 출력한다.
상기 D 플립플롭들(59∼64)은 상기 제2 출력신호(D2)를 D 입력으로 수신한다. 상기 D 플립플롭(59)은 상기 OR 게이트(65)의 출력신호를 클럭 입력으로 수신하고, 소정의 리셋 제어신호(SYN_ON)에 의해 리셋된다.
여기에서, 상기 리셋 제어신호(SYN_ON)는 상기 VCO(24)가 턴 온될 때 인에이블되는 신호이다.
상기 D 플립플롭(59)은 상기 OR 게이트(65)의 출력신호에 의해 제어되어 상기 제어신호(VCO_D5)를 출력한다.
상기 D 플립플롭(60)은 상기 OR 게이트(66)의 출력신호를 클럭 입력으로 수신하고, 상기 OR 게이트(65)의 출력신호에 의해 리셋된다. 상기 D 플립플롭(60)은 상기 OR 게이트(66)의 출력신호에 의해 제어되어 상기 제어신호(VCO_D4)를 출력한다.
상기 D 플립플롭(61)은 상기 OR 게이트(67)의 출력신호를 클럭 입력으로 수신하고, 상기 OR 게이트(66)의 출력신호에 의해 리셋된다. 상기 D 플립플롭(61)은 상기 OR 게이트(67)의 출력신호에 의해 제어되어 상기 제어신호(VCO_D3)를 출력한다.
상기 D 플립플롭(62)은 상기 OR 게이트(68)의 출력신호를 클럭 입력으로 수신하고, 상기 OR 게이트(67)의 출력신호에 의해 리셋된다. 상기 D 플립플롭(62)은 상기 OR 게이트(68)의 출력신호에 의해 제어되어 상기 제어신호(VCO_D2)를 출력한다.
상기 D 플립플롭(63)은 상기 OR 게이트(69)의 출력신호를 클럭 입력으로 수신하고, 상기 OR 게이트(68)의 출력신호에 의해 리셋된다. 상기 D 플립플롭(63)은 상기 OR 게이트(69)의 출력신호에 의해 제어되어 상기 제어신호(VCO_D1)를 출력한다.
상기 D 플립플롭(64)은 상기 OR 게이트(70)의 출력신호를 클럭 입력으로 수신하고, 상기 OR 게이트(69)의 출력신호에 의해 리셋된다. 상기 D 플립플롭(64)은 상기 OR 게이트(70)의 출력신호에 의해 제어되어 상기 제어신호(VCO_D0)를 출력한다.
도 5는 도 2에 도시된 VCO의 일부인 공진회로 블록의 일 구현예를 나타내는 도면이다.
도 5와 같이, 공진회로는 병렬로 연결된 인덕터들(L1, L2)과 복수개의 캐패시터들(C1∼C6)을 포함한다.
상기 인덕터(L1)는 입력단자(IN)에 연결되고, 상기 인덕터(L2)는 출력단자(OUT)에 연결된다. 상기 입력단자(IN)는 상기 루프 필터(23)의 출력단에 연결된다. 상기 입력단자(IN)에는 PLL이 동작될 때 상기 루프 필터(23)의 출력신호가 입력되지만, PLL이 동작되지 않을 때 상기 입력단자(IN)는 오픈상태가 된다.
상기 복수개의 캐패시터들(C1∼C6) 각각에는 복수개의 스위치들(SW1∼SW6)이 직렬로 연결되어 있다.
상기 복수개의 스위치들(SW1∼SW6) 각각은 복수의 제어신호들(VCO_D0∼VCO_D5)에 의해 스위칭 온/오프 제어된다.
상기 복수의 제어신호들(VCO_D0∼VCO_D5)에 의해 상기 스위치들(SW1∼SW6)이 스위칭 온 또는 오프 됨으로써, 상기 캐패시터들(C1∼C6) 중 소정의 캐패시터들이 연결된다. 따라서, 상기 제어신호들(VCO_D0∼VCO_D5)에 의해 전체 캐패시터의 용량이 가변되어, 상기 VCO(24)의 초기 발진 신호(EOUT)의 주파수가 조정된다.
도 6은 본 발명에 따른 락킹 시간을 줄이기 위한 주파수 교정회로의 주요 신호들에 대한 타이밍차트이다. 도 6에 도시된 타이밍차트를 도 3 및 도 4와 함께 설명하면 다음과 같다.
도 6에서는 제1 및 제2 출력신호(D1, D2)와, 교정완료신호(FIN), 및 기준 신호(FREF)가 도시되어 있다.
도 3의 분주회로(27)에서, 제1 분주회로(30)에 26㎒의 기준 신호(FREF)가 입력되고, 제2 분주회로(40)에 52㎒의 초기 분주 신호(FDIV1)가 입력되는 것으로 예를 들어 설명한다.
먼저, 상기 제1 분주회로(30)의 복수의 T 플립플롭들(32)은 상기 26㎒의 기준 신호(FREF)를 바람직하게 1/257의 분주율로 분주하여, 9.88㎲의 주기를 갖는 제1 내부신호(T1)로 출력한다.
또, 상기 제2 분주회로(40)는 상기 52㎒의 초기 분주 신호(FDIV1)를 요구되는 채널 범위에 따라 분주율을 달리하여 분주한다. 상기 제2 분주회로(40)의 분주율은 분주율 결정회로(44)에 소정의 입력신호들(B1, B2, B3)이 입력됨으로써 조정될 수 있다.
브루투스 시스템인 경우, 채널별 분주율은 다음의 표와 같이 설정될 수 있고, 필요에 따라 변경될 수 있다.
또, 상기 제2 분주회로(40)의 분주율이 변경되면, 상기 제1 분주회로(30)의 분주율도 소정의 비율로 변경되어야 한다.
채널 분주율
채널 0 ∼ 채널 15 1/496
채널 16 ∼ 채널 31 1/499
채널 32 ∼ 채널 47 1/502
채널 48 ∼ 채널 63 1/506
채널 64 ∼ 채널 78 1/509
여기에서, 요구되는 채널이 16인 경우를 예를 들어 설명하면, 상기 제2 분주회로(40)의 분주율은 1/499로 된다.
따라서, 상기 제2 분주회로(40)의 복수의 T 플립플롭들(42)은 상기 52㎒의 초기 분주 신호(FDIV1)를 1/499의 분주율로 분주하여, 9.60㎲의 주기를 갖는 제2내부신호(T2)로 출력한다.
이 후, 상기 제1 분주회로(30)의 D 플립플롭(33)은 상기 제1 내부신호(T1)를 상기 기준 신호(FREF)에 응답하여 상기 제1 출력신호(D1)로 출력한다.
또, 상기 제2 분주회로(40)의 D 플립플롭(43)은 상기 제2 내부신호(T2)를 상기 기준 신호(FREF)에 응답하여 상기 제2 출력신호(D2)로 출력한다.
도 6에 도시된 것과 같이 상기 제1 출력신호(D1)의 주기는 9.88㎲이고, 상기 제2 출력신호(D2)의 주기는 9.60㎲이므로, 상기 제2 출력신호(D2)의 주기가 더 짧은 것을 알 수 있다.
여기에서, 상기 제2 출력신호(D2)는 상기 VCO(24)의 초기 발진 신호(EOUT)로부터 발생된 신호이므로, 상기 제2 출력신호(D2)의 주기가 짧다는 것은 VCO(24)의 초기 발진 신호(EOUT)가 요구되는 범위의 주파수 보다 더 높다는 것을 의미한다. 따라서, 상기 VCO(24)의 초기 발진 신호(EOUT)는 주파수가 낮아지도록 교정되어야 한다.
상기 초기 발진 신호(EOUT)의 주파수 교정을 위해, 도 4의 비교회로(28)는 상기 제1 출력신호(D1)와 상기 제2 출력신호(D2)의 주기를 복수회에 걸쳐서 비교한다.
또, 상기 비교회로(28)는 비교할 때마다 복수의 제어신호들(VCO_D0∼VCO_D5)을 출력하여 VCO(24)의 캐패시터 용량을 가변시킴으로써, 상기 초기 발진 신호(EOUT)의 주파수를 조정한다.
도 6에서 참조되는 것과 같이, 상기 비교회로(28)는 A, B, C, D 시점에서 각각 상기 제1 및 상기 제2 출력신호(D1, D2)를 비교하여, 제어신호들(VCO_D0∼VCO_D5)을 출력한다. 도 6에서, 초기상태에서 S시점까지는 상기 VCO(24)의 워밍업(warming-up) 시간으로서, 상기 S시점에서는 상기 비교회로(28)가 비교동작을 하지 않는다.
이 후, 설정된 비교횟수만큼 비교가 완료되면, 상기 비교회로(28)는 교정완료신호(FIN)를 인에이블시키고, 비교동작을 정지한다. 이 때부터, 주파수 교정회로(26)는 대기모드로 전환되어 동작하지 않는다.
상기 비교회로(28)가 상기 비교시점 A, B, C, D 각각에서 출력하는 제어신호들(VCO_D0∼VCO_D5)을 표로 나타내면 다음과 같이 될 수 있다.
시점 VCO_D5 VCO_D4 VCO_D3 VCO_D2 VCO_D1 VCO_D0 Bit
초기상태 1 0 0 0 0 0 32
S 1 0 0 0 0 0 32
A 0 1 0 0 0 0 16
B 0 0 1 0 0 0 8
C 0 0 1 1 0 0 12
D 0 0 1 0 1 0 10
상기 [표 2]와 도 6을 참고하면, 상기 A시점에서는 상기 제1 출력신호(D1) 보다 상기 제2 출력신호(D2)의 주기가 더 짧기 때문에, 초기 발진 신호(EOUT)의 주파수가 낮아지도록 제어하는 제어신호들(VCO_D0∼VCO_D5)이 출력된다.
또, 상기 B시점에서는 상기 제2 출력신호(D2) 보다 상기 제1 출력신호(D1)의 주기가 더 짧기 때문에, 초기 발진 신호(EOUT)의 주파수가 높아지도록 제어하는 제어신호들(VCO_D0∼VCO_D5)이 출력된다.
상기와 같이, 상기 초기 발진 신호(EOUT)의 주파수는 상기 제어신호들(VCO_D0∼VCO_D5)에 의해 제어되어 요구되는 채널 범위내로 조정된다.
여기에서, 상기 비교시점들(A, B, C, D)간의 간격은 바람직하게 상기 제1 출력신호(D1)의 한 주기인 9.88㎲로 될 수 있다.
결국, 상기 비교회로(28)에 의한 비교가 모두 완료되는데 걸리는 시간은 상기 VCO(24)의 워밍업 시간을 포함하면, 9.88㎲ ×5 = 49.42㎲이다. 여기에, 상기 교정완료신호(FIN)가 인에이블될 때까지의 시간을 포함하면, 총 주파수 교정시간은 49.42㎲ + 9.88㎲ = 59.3㎲이다. 따라서, 본 발명에 따른 PLL이 락킹 동작을 완료하는데 걸리는 시간은 59.3㎲ + PLL의 락킹 시간이 된다.
본 발명에 의하면, 주파수 교정회로에 의해 VCO의 초기 발진 신호가 미리 요구되는 범위내의 주파수를 갖도록 교정된 후 PLL이 락킹 동작하므로, 락킹 시간이 단축될 수 있다. 또, PLL의 락킹 시간이 단축되므로, 브루투스 시스템과 같이 짧은 락킹 시간을 요구하는 시스템에 본 발명에 의한 PLL이 적용될 수 있다.
도 7은 본 발명에 따른 PLL을 이용한 락킹 과정을 나타내는 플로우차트(110)이다.
상기 플로우차트(110)는 다음과 같은 과정으로 수행된다.
먼저, 주파수 교정회로(26)가 VCO의 초기 발진 신호를 소정 범위내의 주파수를 갖도록 교정한다(111).
이 후, 교정완료신호(FIN)가 인에이블되는지의 여부가 체크된다(112).
상기 단계(112)에서 상기 교정완료신호(FIN)가 인에이블되면, PLL이 상기 교정된 초기 발진 신호의 분주 신호(FDIV2)의 위상과 기준 신호(FREF)의 위상을 비교하여 락킹 동작을 수행한다(113).
도 8은 도 7에 도시된 주파수 교정 과정을 상세히 나타내는 플로우차트(120)이다.
상기 플로우차트(120)는 다음과 같은 과정으로 수행된다.
먼저, 프리스케일러(25)가 상기 초기 발진 신호(EOUT)를 분주하여 초기 분주 신호(FDIV1)를 출력한다(121). 분주회로(27)는 상기 초기 분주 신호(FDIV1)와 기준 신호(FREF)를 각각 분주하여 제1 및 제2 출력신호(D1, D2)를 출력한다(122).
이 후, 비교회로(28)가 상기 제1 및 상기 제2 출력신호(D1, D2)의 주기를 비교한다(123).
비교결과, 상기 제1 출력신호(D1)와 상기 제2 출력신호(D2)의 주기가 동일한 경우 교정 완료 신호가 인에이블되고 주파수 교정 동작이 정지된다(124, 129).
또, 비교결과 상기 제1 출력신호(D1)의 주기가 상기 제2 출력신호(D2)의 주기 보다 더 긴 경우, 상기 비교회로(28)가 제어신호들(VCO_D0∼VCO_D5)을 발생하여 VCO(24)의 캐패시터 용량을 증가시킨다(125, 126). 상기 VCO(24)의 캐패시터 용량이 증가됨에 따라, 상기 초기 발진 신호(EOUT)의 주파수는 낮아진다.
비교결과, 상기 제1 출력신호(D1)의 주기가 상기 제2 출력신호(D2)의 주기 보다 더 짧은 경우, 상기 비교회로(28)가 제어신호들(VCO_D0∼VCO_D5)을 발생하여 VCO(24)의 캐패시터 용량을 감소시킨다(125,127). 상기 VCO(24)의 캐패시터 용량이 감소됨에 따라, 상기 초기 발진 신호(EOUT)의 주파수는 높아진다.
상기 단계들(126, 127) 이후 설정된 비교 횟수에 도달되었는지의 여부가 판단된다(128). 상기 단계(128)에서 설정된 비교 횟수에 도달되지 않은 경우, 상기 단계(123)로 리턴되어 상기 과정들(123∼127)이 반복 수행된다.
상기 단계(128)에서 설정된 비교 횟수에 도달된 경우, 교정 완료 신호가 인에이블되고 주파수 교정 동작이 정지된다(129).
여기에서, 상기 비교회로(28)에 의한 비교가 필요 이상으로 여러 번 반복될 경우, PLL이 주파수 교정 없이 단독으로 락킹 동작을 수행하는 시간 보다 더 많은 시간이 소모될 수 있다. 따라서, 비교 횟수는 PLL의 락킹 시간을 고려하여 적절하게 설정되는 것이 바람직하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL 및 이를 이용한 락킹 방법에 의하면, PLL의 락킹 시간을 단축시킬 수 있는 효과가 있다.

Claims (12)

  1. 기준 신호와 분주 신호의 위상을 비교하여 업-다운 신호를 출력하는 위상 검출기;
    상기 업-다운 신호에 응답하여 소정의 펌핑 전류를 출력하는 차지 펌프 및 루프 필터;
    상기 펌핑 전류의 제어에 의해 루프 출력 신호를 출력하는 VCO;
    상기 루프 출력 신호를 소정의 분주율로 분주하여 상기 분주 신호를 출력하는 프리스케일러; 및
    상기 VCO의 초기 발진 신호를 소정 범위내의 주파수를 갖도록 교정하는 주파수 교정회로를 구비하며,
    상기 초기 발진 신호는 PLL의 락킹 동작이 수행되기 전에 상기 VCO의 자가 발진에 의해 생성된 신호이며,
    상기 루프 출력 신호는 PLL의 락킹 동작이 수행되는 동안 상기 VCO로부터 출력되는 신호인 것을 특징으로 하는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL.
  2. 제1항에 있어서, 상기 주파수 교정회로는
    상기 기준 신호와 초기 분주 신호 각각을 분주시켜 제1 및 제2 출력신호를 출력하는 분주회로; 및
    상기 제1 및 상기 제2 출력신호를 비교하여 복수의 제어신호들을 출력하는 비교회로를 포함하는 것을 특징으로 하는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL.
  3. 제2항에 있어서, 상기 비교회로는
    상기 제1 및 상기 제2 출력신호들의 비교가 완료될 때, 교정완료신호를 인에이블시키는 것을 특징으로 하는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL.
  4. 제3항에 있어서, 상기 분주회로는
    상기 기준 신호와 상기 교정완료신호를 분주하여 상기 제1 출력신호를 출력하는 제1 분주회로; 및
    상기 초기 분주 신호와 상기 교정완료신호를 분주하여 상기 제2 출력신호를 출력하는 제2 분주회로를 포함하는 것을 특징으로 하는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL.
  5. 제4항에 있어서,
    상기 제1 분주회로는 상기 기준 신호와 상기 교정완료신호를 논리 연산하여 출력하는 OR 게이트;
    상기 OR 게이트의 출력신호를 제1 분주율로 분주하여 제1 내부신호를 출력하는 복수개의 T 플립플롭들; 및
    상기 제1 내부신호 및 상기 기준 신호에 응답하여 상기 제1 출력신호를 출력하는 D 플립플롭을 구비하며,
    상기 제2 분주회로는 상기 초기 분주 신호와 상기 교정완료신호를 논리 연산하여 출력하는 OR 게이트;
    상기 OR 게이트의 출력신호를 제2 분주율로 분주하여 제2 내부신호를 출력하는 복수개의 T 플립플롭들;
    상기 제2 내부신호 및 상기 기준 신호에 응답하여 상기 제2 출력신호를 출력하는 D 플립플롭; 및
    상기 제1 내부신호 및 복수의 외부 입력신호들에 응답하여 상기 T 플립플롭들을 제어하여 상기 제2 분주율을 결정하는 분주율 결정회로를 구비하는 것을 특징으로 하는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL.
  6. 제4항에 있어서, 상기 비교회로는
    상기 제1 출력신호와 상기 제2 출력신호를 소정 시간 간격으로 복수회 비교하며,
    복수개의 D 플립플롭들 및 복수개의 OR 게이트들을 구비하는 것을 특징으로 하는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL.
  7. 제6항에 있어서, 상기 소정 시간 간격은
    상기 제1 출력신호의 한 주기인 것을 특징으로 하는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL.
  8. 제6항에 있어서, 상기 비교회로는
    상기 제1 출력신호와 상기 제2 출력신호의 주기를 비교하는 것을 특징으로 하는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL.
  9. 제8항에 있어서, 상기 비교회로는
    상기 제1 출력신호의 주기가 상기 제2 출력신호의 주기 보다 더 길 때, 상기 VCO 내의 캐패시터 용량이 증가되도록 제어하고,
    상기 제1 출력신호의 주기가 상기 제2 출력신호의 주기 보다 더 짧을 때, 상기 VCO 내의 캐패시터 용량이 감소되도록 제어하는 것을 특징으로 하는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL.
  10. 제1항에 있어서, 상기 주파수 교정회로는
    상기 PLL의 락킹 동작이 수행되기 전에 동작되고,
    상기 PLL의 락킹 동작이 수행될 때 동작하지 않는 것을 특징으로 하는 락킹 시간을 줄이기 위한 교정회로를 가지는 PLL.
  11. VCO의 초기 발진 신호의 주파수를 교정하는 주파수 교정회로를 구비하는 PLL 회로의 락킹 방법에 있어서,
    (a) 상기 주파수 교정회로가 VCO의 초기 발진 신호를 소정 범위내의 주파수를 갖도록 교정하는 단계;
    (b) 교정 완료 신호가 인에이블 될 때, 상기 PLL이 상기 교정된 초기 발진 신호와 기준 신호를 이용하여 락킹 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 락킹 시간을 줄이기 위한 주파수 교정회로를 가지는 PLL의 락킹 방법.
  12. 제11항에 있어서, 상기 (a) 단계는
    (c) 상기 초기 발진 신호가 프리스케일러에 의해 분주되어 초기 분주 신호로 출력되면, 분주회로가 상기 초기 분주 신호와 상기 기준 신호를 각각 분주하여 제1 및 제2 출력신호를 출력하는 단계;
    (d) 비교회로가 상기 제1 및 상기 제2 출력신호들의 주기를 비교하는 단계;
    (e) 상기 (d)단계에서 상기 제1 출력신호와 상기 제2 출력신호의 주기가 동일한 경우 교정 완료 신호를 인에이블하고, 주파수 교정 동작을 정지하는 단계;
    (f) 상기 (d) 단계에서 상기 제1 출력신호의 주기가 상기 제2 출력신호의 주기 보다 더 긴 경우 VCO 내의 캐패시터 용량을 증가시키는 단계;
    (g) 상기 (d) 단계에서 상기 제1 출력신호의 주기가 상기 제2 출력신호의 주기 보다 더 짧은 경우 상기 VCO 내의 캐패시터 용량을 감소시키는 단계;
    (h) 상기 제1 및 상기 제2 출력신호들의 주기를 비교하는 횟수가 설정된 횟수에 도달되었는가를 판단하는 단계;
    (i) 상기 (h) 단계에서 비교 횟수가 설정된 횟수에 도달되지 않은 경우 상기 (d) 단계로 리턴하여 상기 (d) ∼ (h) 단계들을 반복 수행하는 단계; 및
    (j) 상기 (h) 단계에서 비교 횟수가 설정된 횟수에 도달된 경우 상기 교정완료 신호를 인에이블하고, 주파수 교정 동작을 정지하는 단계를 포함하는 것을 특징으로 하는 락킹 시간을 줄이기 위한 교정회로를 가지는 PLL의 락킹 방법.
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