KR102271469B1 - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

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Abstract

빠른 응답 특성과 높은 안정성을 갖는 반도체 장치 및 이를 포함하는 반도체 시스템이 제공된다. 상기 반도체 장치는 개방 루프 소오스(open loop source)를 생성하는 개방 루프 소오스 생성부; 상기 개방 루프 소오스를 기초로, DVS(Dynamic Voltage Source)코드를 출력하는 인터페이스부; 상기 DVS코드를 기초로 생성된 전원 전압을 피드백받아 모니터링 신호를 생성하는 모니터링부; 및 상기 개방 루프 소오스와 상기 모니터링 신호를 비교하여, 폐쇄 루프에서의 연산 주기에 대응되는 홀드 타임(hold time)을 세팅하는 위상차 측정부를 포함한다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{Semiconductor device and semiconductor system comprising the same}
본 발명은 전력 관리를 위한 반도체 장치 및 이를 포함하는 반도체 시스템에 관한 것이다.
최근 전자 장치의 휴대화 및 소형화가 진행되면서 전자 장치에 대한 전력 공급이 중요한 이슈로 떠오르고 있다. 특히, 전자 장치의 시스템을 하나의 칩에 집적하는 SoC(System on Chip)화가 진행되면서 전력 관리 기능도 집적화가 요구되고 있다. 휴대폰, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 카메라 등의 저전력 휴대용 전자 장치들에 안정적으로 전력을 공급하기 위하여, 전력 관리 집적 회로(PMIC: Power Management Integrated Circuit)가 사용된다.
전자 장치 내의 여러 회로들은 서로 다른 공급 전원을 요구한다. 전력 관리 집적 회로는 배터리와 연결되어 서로 다른 공급 전원들을 생성한다. 전력 관리 집적 회로는 생성된 공급 전원들을 이용하여 전자 장치에 전력을 공급한다. 또한 전력 관리 집적 회로는 전자 장치의 구동 상태에 따라 공급 전력을 조절하여 장치의 전력 소모를 감소시킨다. 최근 전력 관리 집적 회로에 요구되는 기능이 증가되면서 전력 관리 집적 회로의 크기 및 복잡도가 증가되고 있다.
본 발명이 해결하려는 과제는, 빠른 응답 특성과 높은 안정성을 갖는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 빠른 응답 특성과 높은 안정성을 갖는 반도체 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 개방 루프 소오스(open loop source)를 생성하는 개방 루프 소오스 생성부; 상기 개방 루프 소오스를 기초로, DVS(Dynamic Voltage Source)코드를 출력하는 인터페이스부; 상기 DVS코드를 기초로 생성된 전원 전압을 피드백받아 모니터링 신호를 생성하는 모니터링부; 및 상기 개방 루프 소오스와 상기 모니터링 신호를 비교하여, 폐쇄 루프에서의 연산 주기에 대응되는 홀드 타임(hold time)을 세팅하는 위상차 측정부를 포함한다.
상기 개방 루프 소오스는 위상 신호일 수 있다. 상기 위상 신호는 싸인파(sine wave) 신호, 삼각파(triangle wave) 신호 또는 방형파(square wave) 신호를 포함할 수 있다.
상기 위상차 측정부는 상기 위상 신호를 기초로, 슬라이스된(sliced) 위상 신호를 생성하고, 상기 모니터링 신호를 기초로, 슬라이스된 모니터링 신호를 생성하는 신호 생성부와, 상기 슬라이스된 위상 신호와 상기 슬라이스된 모니터링 신호를 기초로, 연산 동작을 수행하는 연산부와, 상기 연산 결과를 기초로, 상기 위상 신호와 상기 전원 전압 사이의 위상차를 측정하는 위상 카운터를 포함할 수 있다. 상기 연산 동작은 XOR 연산일 수 있다.
상기 모니터링부는 HPM(Hardware Performance Monitor)를 포함할 수 있다.
상기 홀드 타임을 세팅하는 것은, 폐쇄 루프가 시작되기 전에 진행될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 폐쇄 루프 DVFS(Dynamic Voltage and Frequency Scaling)을 이용하는 반도체 장치에 있어서, 홀드 타임을 저장하는 저장부; 위상 신호를 이용하여 폐쇄 루프 상의 레이턴시(latency)를 측정하고, 상기 레이턴시를 기초로 상기 홀드 타임을 세팅하는 개방 루프 컨트롤러; 및 상기 폐쇄 루프를 제어하는 폐쇄 루프 컨트롤러를 포함하되, 상기 폐쇄 루프는 DVS(Dynamic Voltage Source)코드의 출력하는 것과, 상기 DVS코드를 기초로 생성된 제1 전원 전압의 피드백받는 것과, 상기 홀드 타임마다 피드백된 제1 전원 전압과 타겟값 사이의 에러를 결정하는 것과, 상기 에러를 보상하기 위해 상기 DVS코드를 변경하는 것을 포함할 수 있다.
상기 개방 루프 컨트롤러는 상기 폐쇄 루프가 시작되기 전에, 상기 홀드 타임을 세팅할 수 있다.
상기 위상 신호는 싸인파(sine wave) 신호, 삼각파(triangle wave) 신호 또는 방형파(square wave) 신호를 포함할 수 있다.
상기 위상 신호를 기초로 생성된 제2 전원 전압을 피드백받아, 모니터링 신호를 생성하는 모니터링부를 더 포함하고, 상기 개방 루프 컨트롤러는 상기 위상 신호와 상기 모니터링 신호를 비교하여, 폐쇄 루프에서의 연산 주기에 대응되는 홀드 타임(hold time)을 세팅할 수 있다. 상기 모니터링부는 HPM(Hardware Performance Monitor)를 포함할 수 있다.
상기 개방 루프 컨트롤러는 상기 위상 신호를 기초로, 슬라이스된(sliced) 위상 신호를 생성하고, 상기 모니터링 신호를 기초로, 슬라이스된 모니터링 신호를 생성하는 신호 생성부와, 상기 슬라이스된 위상 신호와 상기 슬라이스된 모니터링 신호를 기초로, 연산 동작을 수행하는 연산부와, 상기 연산 결과를 기초로, 상기 위상 신호와 상기 제2 전원 전압 사이의 위상차를 측정하는 위상 카운터를 포함할 수 있다. 상기 연산 동작은 XOR 연산일 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 시스템의 일 면은 프로세서; 및 상기 프로세서의 제어에 따라서, 전원 전압을 생성하는 파워 관리 집적 회로를 포함하되, 상기 프로세서는 위상 신호를 생성하고, 상기 위상 신호에 대응되는 제1 DVS(Dynamic Voltage Source)코드를 상기 파워 관리 집적 회로에 제공하고, 상기 파워 관리 집적 회로는 상기 제1 DVS코드에 대응되는 제1 전원 전압을 생성하여 피드백하고, 상기 프로세서는 상기 피드백된 제1 전원 전압을 기초로 모니터링 신호를 생성하고, 상기 모니터링 신호와 상기 위상 신호를 비교하여, 폐쇄 루프에서의 연산 주기에 대응되는 홀드 타임을 세팅할 수 있다.
상기 홀드 타임이 세팅된 후, 상기 프로세서는 제2 DVS코드를 출력하고, 상기 제2 DVS코드를 기초로 생성된 제2 전원전압의 피드백받고, 상기 홀드 타임마다 피드백된 제2 전원 전압과 타겟값 사이의 에러를 결정하고, 상기 에러를 보상하기 위해 상기 제2 DVS코드를 변경하는 것을 반복할 수 있다.
상기 위상 신호는 싸인파(sine wave) 신호, 삼각파(triangle wave) 신호 또는 방형파(square wave) 신호를 포함할 수 있다.
상기 모니터링 신호를 생성하는 것은, 상기 프로세서 내의 HPM(Hardware Performance Monitor)에 의해 수행될 수 있다.
상기 프로세서는 상기 위상 신호를 기초로, 슬라이스된(sliced) 위상 신호를 생성하고, 상기 모니터링 신호를 기초로, 슬라이스된 모니터링 신호를 생성하는 신호 생성부와, 상기 슬라이스된 위상 신호와 상기 슬라이스된 모니터링 신호를 기초로, 연산 동작을 수행하는 연산부와, 상기 연산 결과를 기초로, 상기 위상 신호와 상기 제1 전원 전압 사이의 위상차를 측정하는 위상 카운터를 포함할 수 있다. 상기 연산 동작은 XOR 연산일 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 프로세서를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 개방 루프 컨트롤러를 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 위상차 측정부를 설명하기 위한 블록도이다.
도 5 내지 도 7은 도 3 및 도 4에 도시된 위상차 측정부의 동작을 설명하기 위한 블록도이다.
도 8은 도 2에 도시된 폐쇄 루프 컨트롤러를 설명하기 위한 블록도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치의 구동 방법을 설명하기 위한 흐름도이다.
도 10 및 도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치 및 반도체 시스템을 적용한 전자 장치를 설명하기 위한 예시적인 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "연결된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 연결된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 연결된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다. 도 2는 도 1에 도시된 프로세서를 설명하기 위한 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 시스템(1)은 프로세서(10)와 전력 관리 집적 회로(20)를 포함한다.
전력 관리 집적 회로(20)는 프로세서(10)에 의해 제어되고, 전원 전압(VDD1, VDD2)을 생성한다. 예를 들어, 프로세서(10)는 전력 관리 집적 회로(20)를 DVFS(Dynamic Voltage and Frequency Scaling) 방식으로 제어할 수 있다. DVFS 방식으로 제어함으로써, 전력 사용을 최적화할 수 있다.
프로세서(10)는 먼저 개방 루프(open loop)를 이용하여 측정된 레이턴시(latency)에 기초하여, 폐쇄 루프(closed loop)에서 사용될 홀드 타임(HT, hold time)을 세팅할 수 있다. 구체적으로, 전력 관리 집적 회로(20)에 개방 루프 소오스(open loop source signal)를 생성하여, 제1 DVS(Dynamic Voltage Source) 코드(DVS1)를 제공한다. 전력 관리 집적 회로(20)는 제1 DVS코드(DVS1)를 기초로, 제1 전원 전압(VDD1)을 생성하여 피드백한다. 프로세서(10)는 개방 루프 소오스와 피드백된 제1 전원 전압(VDD1)을 이용하여, 홀드 타임(HT)을 측정할 수 있다.
이어서, 프로세서(10)는 상기 측정된 레이턴시에 기초하여 폐쇄루프(closed loop)의 홀드 타임(HT)을 세팅할 수 있다. 프로세서(10)는 폐쇄 루프(closed loop) 방식으로, 전력 관리 집적 회로(20)에서 생성하는 제2 전원 전압(VDD2)의 레벨을 제어할 수 있다. 구체적으로, 프로세서(10)는 제2 DVS코드(DVS2)을 전력 관리 집적 회로(20)에 제공한다. 전력 관리 집적 회로(20)는 제2 DVS코드(DVS2)를 기초로, 제2 전원 전압(VDD2)을 생성하여 피드백한다. 프로세서(10)는 세팅된 홀드 타임(HT)마다, 피드백된 제2 전원 전압(VDD2)과 타겟값 사이의 에러를 측정하여, 에러를 보상하기 위해서 제2 DVS코드(DVS2)를 변경할 수 있다. 전력 관리 집적 회로(20)는 변경된 제2 DVS코드(DVS2)를 기초로 다시 제2 전원 전압(VDD2)를 조정하게 된다.
정리하면, 프로세서(10)는 폐쇄 루프가 시작되기 전에, 개방 루프 방식으로 측정된 홀드 타임(HT)을 먼저 세팅한다. 홀드 타임(HT)은 폐쇄 루프가 시작되기 전에 미리 측정되기 때문에, 어플리케이션(application), 칩(chip), 보드(board) 또는 기타 환경에 따라 달라지는 지연(delay)를 반영할 수 있다. 변화 가능한 모든 환경에 적합하도록 홀드 타임(HT)을 과도하게 설정하지 않아도 된다. 즉, 타이트(tight)하고 정확한 홀드 타임(HT)을 세팅할 수 있기 때문에, 전체 응답 시간(response time)이 빨라지고, 전체 반도체 시스템이 높은 안정성을 갖게 된다.
도 2를 참조하면, 프로세서(10)는 모니터링부(110), 개방 루프 컨트롤러(120), 폐쇄 루프 컨트롤러(130), 저장부(140), 인터페이스부(150) 등을 포함할 수 있다.
개방 루프 컨트롤러(120)는 개방 루프 방식으로 전력 관리 집적 회로(20)를 제어할 수 있다. 구체적으로, 개방 루프 컨트롤러(120)는 개방 루프 소오스(PS)(예를 들어, 위상(phase) 신호)를 이용하여, 폐쇄 회로 상의 레이턴시(latency)를 예측 또는 측정하고, 레이턴시를 기초로 홀드 타임(HT)을 세팅할 수 있다. 개방 루프 컨트롤러(120)는 폐쇄 루프가 시작되기 전에, 홀드 타임(HT)을 세팅한다.
홀드 타임(HT)의 세팅 과정을 설명하면 다음과 같다.
먼저, 개방 루프 컨트롤러(120)는 개방 루프 소오스(PS)를 생성한다. 여기서, 개방 루프 소오스(PS)는 위상(phase) 신호일 수 있다. 예를 들어, 위상 신호는 주기 신호일 수도 있고 비주기 신호일 수도 있다. 위상 신호는 싸인파(sine wave) 신호, 삼각파(triangle wave) 신호 또는 반복적인 방형파(square wave) 신호를 포함할 수 있다.
인터페이스부(150)는 개방 루프 소오스(PS)를 제공받아, 제1 DVS코드(DVS1)를 출력한다. 인터페이스부(150)는 다양한 형태의 인터페이스를 적용할 수 있으나, 예를 들어, I2C 인터페이스일 수 있다.
전력 관리 집적 회로(20)는 제1 DVS코드(DVS1)를 제공받아, 제1 DVS코드(DVS1)에 의해서 지정된 전원범위 내에서 제1 전원 전압(VDD1)을 생성할 수 있다.
모니터링부(110)는 전력 관리 집적 회로(20)에서 생성된 제1 전원 전압(VDD1)을 피드백받아서, 모니터링 신호(MS)를 생성한다. 모니터링부(110)는 예를 들어, HPM(Hardware Performance Monitor)를 포함할 수 있다. 여기서, HPM은 시스템의 동작 상태를 파악하기 위한 모니터링 동작을 한다. HPM은 피측정 시스템으로부터 피드백 받은 전기 신호를 관측하여, 하드웨어에서의 평균 명령 실행시간, 명령 출현 빈도, 장치 사용률, 프로그램 모듈 주행 수 등을 측정할 수 있다. HPM은 실제 시스템이 가동되는 상태에서 동적 측정도 가능하다.
개방 루프 컨트롤러(120)는 모니터링 신호(MS)와 개방 루프 소오스(PS)를 비교한다. 개방 루프 소오스(PS)가 위상 신호이기 때문에, 모니터링 신호(MS)도 위상 신호가 된다. 따라서, 개방 루프 소오스(PS)와 모니터링 신호(MS) 사이의 위상차를 측정함으로써, 폐쇄 루프 상에서 발생될 레이턴시를 예측할 수 있다. 위상차 측정은 도 5 내지 도 7을 이용하여 구체적으로 설명한다. 개방 루프 컨트롤러(120)는 측정된 위상차를 기초로, 폐쇄 루프에서의 연산 주기 및/또는 업데이트 주기에 대응되는 홀드 타임(hold time)을 저장부(140) 내에 세팅한다.
오픈 루프 방식으로 홀드 타임이 세팅된 후에, 폐쇄 루프가 시작된다.
폐쇄 루프 컨트롤러(130)는 폐쇄 루프를 제어한다.
구체적으로, 폐쇄 루프 컨트롤러(130)는, 인터페이스부(150)가 제2 DVS코드(DVS2)를 출력하도록 한다. 모니터링부(110)는 제2 DVS코드(DVS2)를 기초로 생성된 제2 전원 전압(VDD2)을 피드백받는다. 폐쇄 루프 컨트롤러(130)는 미리 세팅된 홀드 타임마다 피드백된 제2 전원 전압(VDD2)과 타겟값 사이의 에러를 측정하고, 상기 에러를 반영하여 변경신호(GS)를 출력한다. 인터페이스부 (150)는 변경신호(GS)에 따라서, 상기 에러를 보상하기 위해 제2 DVS 코드(DVS2)를 변경한다.
본 발명의 몇몇 실시예에 따른 반도체 시스템에서, 개방 루프를 이용하여 전체 시스템 위상 마진(total system phase margin)을 측정할 수 있게 된다. 즉, 폐쇄 루프와는 독립적인 개방 루프 소오스(PS)를 생성하고, 개방 루프 소오스(PS)를 기초로 생성된 모니터링 신호(MS)의 지연(delay)값과 위상(phase)를 측정하여, 폐쇄 루프에서의 연산주기인 홀드 타임(HT)을 세팅한다. 이와 같은 방식을 이용하면, 전력 관리 집적 회로(20) 내에서의 지연값, 전력 관리 집적 회로(20)에서 프로세서(10)로 피드백될 때 발생될 수 있는 지연값 등을 모두 고려하여 홀드 타임(HT)을 세팅할 수 있다. 따라서, 보다 정확한 홀드 타임(HT)을 설정할 수 있게 된다.
도 3은 도 2에 도시된 개방 루프 컨트롤러를 설명하기 위한 블록도이다. 도 4는 도 3에 도시된 위상차 측정부를 설명하기 위한 블록도이다.
우선, 도 3을 참조하면, 개방 루프 컨트롤러(120)는 개방 루프 소오스 생성부(122)와 위상차 측정부(125) 등을 포함할 수 있다.
개방 루프 소오스 생성부(122)는 개방 루프 소오스(open loop source)(PS)를 생성할 수 있다. 개방 루프 소오스(PS)는 위상 신호일 수 있다. 위상 신호는 싸인파(sine wave) 신호, 삼각파(triangle wave) 신호 또는 방형파(square wave) 신호를 포함할 수 있다. 개방 루프 소오스(PS)는 전술한 폐쇄 루프의 레이턴시를 측정할 수 있는 신호라면, 위상 신호가 아니어도 무방하다.
위상차 측정부(125)는 개방 루프 소오스(PS)와 모니터링 신호(MS)를 비교하여, 폐쇄 루프에서의 연산 주기에 대응되는 홀드 타임(HT)을 세팅한다. 여기서, 도 4를 참조하면, 이러한 위상차 측정부(125)는 신호 생성부(126), 연산부(127), 위상 카운터(128) 등을 포함할 수 있다.
신호 생성부(126)는 위상 신호(즉, 개방 루프 소오스(PS))를 기초로, 슬라이스된(sliced) 위상 신호(또는 슬라이스된 개방 루프 소오스(SPS))를 생성하고, 모니터링 신호(MS)를 기초로, 슬라이스된 모니터링 신호(SMS)를 생성한다. 여기서, 슬라이스된 위상 신호는, 위상 신호를 기초로 방형파를 생성한 것을 의미하지만, 이에 한정되지 않는다.
연산부(127)는 슬라이스된 위상 신호(SPS)와 슬라이스된 모니터링 신호(SMS)를 기초로, 연산 동작을 수행할 수 있다. 여기서, 연산 동작은 XOR(exclusive OR)일 수 있다.
위상 카운터(128)는 연산 결과(AR)를 기초로, 위상 신호(즉, 개방 루프 소오스(PS))와 제1 전원 전압(VDD1) 사이의 위상차를 측정할 수 있다.
도 5 내지 도 7은 도 3 및 도 4에 도시된 위상차 측정부(125)의 동작을 설명하기 위한 블록도이다.
도 5를 참조하면, 개방 루프 소오스(PS)와 모니터링 신호(MS)가 90도의 위상차가 난다. 따라서, 슬라이스된 개방 루프 소오스(SPS)와 슬라이스된 모니터링 신호(SMS)를 XOR연산하면, XOR 연산결과(AR)의 듀티비는 50%가 될 수 있다. 즉, XOR 연산결과(AR)의 로직 하이와 로직 로우의 비는 1 : 1 일 수 있다. 위상 카운터(128)은 기준 클럭(미도시)에 따라 연산부(127)의 연산결과(AR)의 파형이 로직 로우(low)일 때는 위상 카운터(128)을 감소시키고, 로직 하이(high)일 때는 위상 카운터(128)을 증가시킬 수 있다. 상기 기준 클럭은 개방 루프 소오스(PS)보다 주기가 작을 수 있다. 따라서, 상기 기준 클럭으로 위상 카운터(128)를 업/다운하면, 카운터 값은 변경되지 않을 수 있다.
도 6을 참조하면, 개방 루프 소오스(PS)와 모니터링 신호(MS)가 45도의 위상차가 나는 경우가 도시되어 있다. 따라서, 슬라이스된 개방 루프 소오스(SPS)와 슬라이스된 모니터링 신호(SMS)를 XOR연산하면, XOR 연산결과(AR)의 듀티비는 25%가 될 수 있다. 즉, XOR 연산결과(AR)의 로직 하이와 로직 로우의 비는 1 : 3 일 수 있다. 따라서, 상기 기준 클럭으로 위상 카운터(128)를 업/다운하면, 카운터 값은 감소될 수 있다.
도 7을 참조하면, 개방 루프 소오스(PS)와 모니터링 신호(MS)가 135도의 위상차가 나는 경우가 도시되어 있다. 따라서, 슬라이스된 개방 루프 소오스(SPS)와 슬라이스된 모니터링 신호(SMS)를 XOR연산하면, XOR 연산결과(AR)의 듀티비는 75%가 될 수 있다. 즉, XOR 연산결과(AR)의 로직 하이와 로직 로우의 비는 3 : 1 일 수 있다. 따라서, 상기 기준 클럭으로 위상 카운터(128)를 업/다운하면, 카운터 값은 증가될 수 있다.
도 8은 도 2에 도시된 폐쇄 루프 컨트롤러를 설명하기 위한 블록도이다.
도 8을 참조하면, 폐쇄 루프 컨트롤러(130)는 레퍼런스 테이블(131), 계산부(133), 동적 보상부(135) 등을 포함할 수 있다.
레퍼런스 테이블(131)에는 타겟값에 대응되는 타겟 DVS 코드(RV)가 저장되어 있다. 예를 들어, 타겟 DVS코드(RV)는 50으로 저장되어 있을 수 있다.
폐쇄 루프 컨트롤러(130)은 타겟 DVS코드(RV)를 전력 관리 집적 회로(20)에 제공하고, 모니터링부(110)는 전력 관리 집적 회로(20)에서 생성된 제2 전원 전압(VDD2)을 피드백받는다.
전력 관리 집적 회로(20)에 포함된 소자의 특성에 따라서, 제2 전원 전압(VDD2)의 레벨이 달라질 수 있다.
계산부(133)는 타겟 DVS코드(RV)와 측정되는 코드의 차이(ER)를 측정한다. 측정된 차이(ER)를 동적 보상부(135)에 제공한다.
동적 보상부(135)는 홀드 구간 동안 제공받은 다수의 차이(ER)를 적분하거나 평균을 할 수 있다. 홀드 구간의 길이는, 전술한 개방 루프 방식을 이용하여 세팅된 홀드 타임일 수 있다. 전력 관리 집적 회로(20)에서 생성되는 제2 전원 전압(VDD2)을 신중하게 바꿔야 한다. 즉, 측정된 차이(ER)가 노이즈에 의해서 발생하였는지, 실제로 제2 전원 전압(VDD2)이 비정상 범위로 움직이는지를 명확하게 하기 위해서, 동적 보상부(135)는 세팅된 홀드 타임 때마다, 다수의 차이(ER)를 적분 또는 평균을 계산한다. 계산 결과에 의해서, 피드백된 제2 전원 전압(VDD2)과 타겟값 사이의 에러가 결정된다. 동적 보상부(135)는 에러를 보상하기 위해서, 제2 DVS 코드를 변경하기 위한 변경신호(GS)를 출력한다.
한편, 도 8에서는 피드백된 제2 전원 전압(VDD2)과 타겟값 사이의 에러를 결정하기 위한 연산 주기로서, 홀드 타임이 사용되는 것을 예로 들었다. 하지만, 폐쇄 루프 동작시 다른 값의 연산 주기에도 적용될 수 있음은 당업자에게 자명하다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치의 구동 방법을 설명하기 위한 흐름도이다. 도 1 내지 도 8을 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 9를 참조하면, 폐쇄 루프를 시작하기 전에, 측정된 위상차가 있는지 체크한다(S210).
측정된 위상차가 없다면, 개방 루프(즉, 레이턴시 측정 동작)를 시작한다(S220). 구체적으로, S230에서, 개방 루프 소오스(PS)를 세팅한다. 개방 루프 소오스(PS)를 기초로(즉, 제1 DVS코드(DVS1)를 기초로) 생성된 제1 전원 전압(VDD1)을 피드백받는다. 피드백받은 제1 전원 전압(VDD1)을 기초로 모니터링 신호(MS)를 생성한다. 개방 루프 소오스(PS)와 모니터링 신호(MS) 사이의 위상차를 측정한다. 위상차는 도 5내 내지 도 7에서 상술한 바와 같이 위상 신호(즉, 주기 신호)의 90도, 180도, 270도, 360도에서 측정 가능하다. 예를 들어, 개방 루프 소오스(PS) 및 모니터링 신호(MS)의 제로 크로싱(zero crossing)되는 시점간의 시간차이를 기준 클록을 이용하여 카운팅하여 위상차 측정이 가능하다. 위상차 측정부(125)는 반복적으로 위상차를 측정하여 평균값을 위상차로 출력할 수 있다. 상기 측정된 위상차는 홀드타임(HT) 신호로 출력될 수 있다.
위상차 측정이 종료되었는지 체크한다(S240). 종료되지 않았으면, S230 단계로 돌아간다. 이어서, 위상차 측정이 종료되었으면, 폐쇄 루프에서의 연산 주기에 대응되는 홀드 타임을 세팅한다(S250).
이어서, 타겟값을 세팅한다(S260).
이어서, 폐쇄 루프 DVFS(Dynamic Voltage and Frequency Scaling)를 시작하여, 전력 관리 집적 회로(20)에서 생성된 제2 전원 전압이 세팅된 타겟값에 맞도록 한다. 폐쇄 루프 DVFS 과정에서, 세팅된 홀드 타임마다, 연산 동작을 수행한다.
도 10 및 도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치 및 반도체 시스템을 적용한 전자 장치를 설명하기 위한 예시적인 도면들이다.
도 10은 본 발명에 몇몇 실시예에 따른 반도체 장치 및 시스템을 전자 장치(1000)에 적용한 예를 도시하는 블록도이다. 여기에서, 전자 장치(1000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 스마트폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 10을 참조하면, 전자 장치(1000)는 전력 관리 집적 회로(1100), 배터리(1200), 저장 장치(1300), 중앙처리장치(1400), 디램(1500), 그리고 사용자 인터페이스(2600)를 포함한다.
상술된 바와 같이, 본 발명에 따른 전자 장치(1000)는 전력 관리 집적 회로(1100)의 부팅에 사용되는 데이터를 압축하여 저장한다. 전자 장치(1000)는 압축된 코드 데이터를 하드웨어적으로 압축해제하여 사용할 수 있다. 본 실시예에 의한 전력 관리 집적 회로(1100)는 작은 크기 및 감소된 동작 시간을 가진다. 따라서 전자 장치(1000)의 크기가 감소될 수 있으며, 부팅 시간이 짧아질 수 있다.
도 11은 본 발명에 몇몇 실시예에 따른 반도체 장치 및 시스템을 스마트폰에 적용한 예를 도시하는 블록도이다.
도 11을 참조하면, 스마트폰(2000)은 전력 관리 집적 회로(2100), 배터리(2200), 터치 및 디스플레이 패널(2300), 모뎀(2400), GPS(2500), ISP(2600), 카메라 모듈(2700) 및 MCP(2800)를 포함한다.
터치 및 디스플레이 패널(2300)은 사용자의 터치를 센싱하는 터치 패널 및 화상을 표시하는 디스플레이 패널을 포함한다. 터치 패널은 정전식 센서를 포함할 수 있다.
모뎀(2400)은 GSM(Global System for Mobile Communications), UMTS(Universal Mobile Telephone System), WCDMA(Wideband Code Division Multiple Access) 등의 셀룰러 망 기지국에 접속할 수 있다. 모뎀(2400)은 음성통화 및 데이터 통화의 송수신 동작을 수행할 수 있다.
GPS(Global Positioning System, 2500)는 위성으로부터 GPS 신호를 수신하여 수신된 데이터를 처리한다. ISP(Image Signal Processor, 2600)는 카메라 모듈(2700)에 내장된 이미지 센서로부터 입력되는 빛 신호를 디지털 데이터로 변환한다. ISP(2600)는 변환된 디지털 신호를 MCP(2800)에 전달한다.
MCP(Multi Chip Package, 2800)는 스마트폰(2000)의 동작을 제어하는 중앙 처리 장치이다. MCP는 AP(Application Processor)를 포함할 수 있다.
전력 관리 집적 회로(2100)는 배터리(2200)와 연결된다. 전력 관리 집적 회로(2100)는 스마트폰(2000)에 공급되는 전력을 조절 및 제공한다. 본 발명의 전력 관리 집적 회로(2100)는 부팅에 사용되는 데이터를 압축하여 저장한다. 전력 관리 집적 회로(2100)는 압축된 코드 데이터를 하드웨어적으로 압축해제하여 사용할 수 있다. 본 실시예에 의한 전력 관리 집적 회로(2100)는 작은 크기 및 감소된 동작 시간을 가진다. 따라서 스마트폰(2000)의 크기가 감소될 수 있으며, 부팅 시간이 짧아질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 프로세서 20: 전력 관리 집적 회로
110: 모니터링부 120: 개방 루프 컨트롤러
122: 개방 루프 소오스 생성부 125: 위상차 측정부
130: 폐쇄 루프 컨트롤러 140; 저장부
150: 인터페이스부

Claims (10)

  1. 개방 루프 소오스(open loop source) 신호를 생성하는 개방 루프 소오스 생성부;
    폐쇄 루프의 레이턴시를 측정하기 위해 사용되는 상기 개방 루프 소오스를 기초로, DVS(Dynamic Voltage Source)코드를 출력하는 인터페이스부;
    상기 DVS코드를 기초로 생성된 전원 전압을 수신하고, 반도체 장치가 포함된 시스템 동작 상태에 해당하는 모니터링 신호를 생성하는 모니터링부; 및
    상기 개방 루프 소오스 신호와 상기 모니터링 신호를 비교하여, 상기 개방 루프 소오스 신호와 상기 모니터링 신호의 차이를 기초로, 폐쇄 루프에서의 연산 주기에 대응되는 홀드 타임(hold time)을 세팅하는 위상차 측정부를 포함하되,
    상기 개방 루프 소오스 신호는 위상(phase) 신호이고,
    상기 DVS 코드는 상기 전원 전압을 생성하는데 사용되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 개방 루프 소오스는 위상(phase) 신호인 반도체 장치.
  3. 제 2항에 있어서,
    상기 위상 신호는 싸인파(sine wave) 신호, 삼각파(triangle wave) 신호 또는 방형파(square wave) 신호를 포함하는 반도체 장치.
  4. 제 2항에 있어서, 상기 위상차 측정부는
    상기 위상 신호를 기초로, 슬라이스된(sliced) 위상 신호를 생성하고, 상기 모니터링 신호를 기초로, 슬라이스된 모니터링 신호를 생성하는 신호 생성부와,
    상기 슬라이스된 위상 신호와 상기 슬라이스된 모니터링 신호를 기초로, 연산 동작을 수행하는 연산부와,
    연산 결과를 기초로, 상기 위상 신호와 상기 전원 전압 사이의 위상차를 측정하는 위상 카운터를 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 연산 동작은 XOR 연산인 반도체 장치.
  6. 제 1항에 있어서,
    상기 모니터링부는 HPM(Hardware Performance Monitor)를 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 홀드 타임을 세팅하는 것은, 폐쇄 루프가 시작되기 전에 진행되는 반도체 장치.
  8. 폐쇄 루프 DVFS(Dynamic Voltage and Frequency Scaling)을 이용하는 반도체 장치에 있어서,
    홀드 타임을 저장하는 저장부;
    반도체 장치가 포함된 시스템 동작 상태에 해당하는 모니터링 신호를 생성하는 모니터링부;
    개방 루프 소오스 신호인 위상 신호를 생성하여 폐쇄 루프 상의 레이턴시(latency)를 측정하고, 상기 개방 루프 소오스 신호와 상기 모니터링 신호의 차이인 상기 레이턴시를 기초로 상기 홀드 타임을 세팅하는 개방 루프 컨트롤러; 및
    상기 폐쇄 루프를 제어하는 폐쇄 루프 컨트롤러를 포함하되,
    상기 폐쇄 루프는 DVS(Dynamic Voltage Source)코드의 출력하는 것과, 상기 DVS코드를 기초로 생성된 제1 전원 전압의 피드백받는 것과, 상기 홀드 타임마다 피드백된 제1 전원 전압과 타겟값 사이의 에러를 결정하는 것과, 상기 에러를 보상하기 위해 상기 DVS코드를 변경하는 것을 포함하고,
    상기 모니터링부는 상기 위상 신호를 기초로 생성되는 제2 전원 전압을 피드백되고, 상기 모니터링 신호를 생성하는 것을 포함하고,
    상기 개방 루프 컨트롤러는 상기 위상 신호와 상기 모니터링 신호를 비교하고, 상기 폐쇄 루프에서의 연산 주기에 대응되는 상기 홀드 타임을 세팅하는 것을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 개방 루프 컨트롤러는 상기 폐쇄 루프가 시작되기 전에, 상기 홀드 타임을 세팅하는 반도체 장치.
  10. 프로세서; 및
    상기 프로세서의 제어에 따라서, 전원 전압을 생성하는 파워 관리 집적 회로를 포함하되,
    상기 프로세서는 위상 신호를 생성하고, 상기 위상 신호에 대응되는 제1 DVS(Dynamic Voltage Source)코드를 상기 파워 관리 집적 회로에 제공하고,
    상기 위상 신호는 폐쇄 루프 회로의 레이턴시를 측정하는데 사용되고,
    상기 파워 관리 집적 회로는 상기 제1 DVS코드에 대응되는 제1 전원 전압을 생성하고,
    상기 프로세서는 상기 제1 전원 전압을 기초로 모니터링 신호를 생성하고, 상기 모니터링 신호와 상기 위상 신호를 비교하여, 개방 루프 소오스 신호와 상기 모니터링 신호 사이의 차이를 기초로 상기 폐쇄 루프에서의 연산 주기에 대응되는 홀드 타임을 세팅하는 반도체 시스템.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102661491B1 (ko) 2016-12-26 2024-04-29 삼성전자주식회사 동적 전압 주파수 스케일링을 사용하는 시스템 온 칩 및 그것의 동작 방법
KR102611839B1 (ko) 2017-01-04 2023-12-07 삼성전자주식회사 반도체 칩 및 이를 포함하는 전자 장치
US11249539B2 (en) * 2019-06-28 2022-02-15 Integrated Device Technology, Inc. DDR5 client PMIC power up sequence and state transitions
KR20220113087A (ko) 2021-02-05 2022-08-12 삼성전자주식회사 Dvfs 동작을 수행하는 집적 회로, 컴퓨팅 시스템 및 집적 회로의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130311792A1 (en) * 2012-05-18 2013-11-21 Prahallada PONNATHOTA Voltage scaling architecture on system-on-chip platform

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100570577C (zh) 2001-08-29 2009-12-16 联发科技股份有限公司 高速程序跟踪
US7581120B1 (en) 2005-05-23 2009-08-25 National Semiconductor Corporation System and method for providing multi-point calibration of an adaptive voltage scaling system
US7788508B1 (en) 2005-05-26 2010-08-31 National Semiconductor Corporation System and method for rapidly increasing a rising slew rate of an adjustable supply voltage in adaptive voltage scaling
TWI317468B (en) 2006-02-20 2009-11-21 Ite Tech Inc Method for controlling power consumption and multi-processor system using the same
US8046601B1 (en) 2006-12-21 2011-10-25 Marvell International Ltd. Closed loop voltage control using adjustable delay lines
KR100956639B1 (ko) 2007-08-31 2010-05-11 전자부품연구원 컴퓨팅 디바이스의 전력 감소 장치 및 그 방법
EP2955605B1 (en) 2009-03-30 2018-04-18 Qualcomm Incorporated Adaptive voltage scaling
US8760136B2 (en) 2010-03-08 2014-06-24 Freescale Semiconductor, Inc. Dynamic voltage scaling interface
KR101138831B1 (ko) * 2010-05-27 2012-05-10 에스케이하이닉스 주식회사 오픈 루프 타입의 지연 고정 루프
US8572426B2 (en) 2010-05-27 2013-10-29 National Semiconductor Corporation Hardware performance monitor (HPM) with extended resolution for adaptive voltage scaling (AVS) systems
US8476945B2 (en) * 2011-03-23 2013-07-02 International Business Machines Corporation Phase profile generator
US20120297232A1 (en) 2011-05-16 2012-11-22 Bircher William L Adjusting the clock frequency of a processing unit in real-time based on a frequency sensitivity value
US9292070B2 (en) 2012-03-05 2016-03-22 Advanced Micro Devices, Inc. Method and apparatus with stochastic control based power saving operation
US9766649B2 (en) * 2013-07-22 2017-09-19 Nvidia Corporation Closed loop dynamic voltage and frequency scaling

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130311792A1 (en) * 2012-05-18 2013-11-21 Prahallada PONNATHOTA Voltage scaling architecture on system-on-chip platform

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