JPH0784669A - マイクロプロセッサ装置から供給される制御信号の発生時点を決定するための回路装置 - Google Patents
マイクロプロセッサ装置から供給される制御信号の発生時点を決定するための回路装置Info
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- JPH0784669A JPH0784669A JP6205080A JP20508094A JPH0784669A JP H0784669 A JPH0784669 A JP H0784669A JP 6205080 A JP6205080 A JP 6205080A JP 20508094 A JP20508094 A JP 20508094A JP H0784669 A JPH0784669 A JP H0784669A
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Abstract
(57)【要約】
【目的】 比較的高い測定精度でもって制御信号の発生
時点を決定し得る回路装置を提供すること。 【構成】 第２の計数装置が設けられており、該第２の
計数装置は一方では計数パルスが同じように供給されて
おり、他方では制御信号の発生によってのみ、設定され
た初期計数状態で開始される計数サイクルに制御される
ように構成されており、前記第２の計数装置のそのつど
の瞬時の計数状態は、読出し命令の発生と共に前記第１
の計数装置のそのつどの瞬時の計数状態と同時に固定的
に保持され、引続きマイクロプロセッサによってバスシ
ステムを介して転送可能であり、前記マイクロプロセッ
サによって、前記第１と第２の計数装置に対する同時に
固定的に保持された瞬時の計数状態の差分からそのつど
の制御信号の発生時点が決定されるように構成する。
時点を決定し得る回路装置を提供すること。 【構成】 第２の計数装置が設けられており、該第２の
計数装置は一方では計数パルスが同じように供給されて
おり、他方では制御信号の発生によってのみ、設定され
た初期計数状態で開始される計数サイクルに制御される
ように構成されており、前記第２の計数装置のそのつど
の瞬時の計数状態は、読出し命令の発生と共に前記第１
の計数装置のそのつどの瞬時の計数状態と同時に固定的
に保持され、引続きマイクロプロセッサによってバスシ
ステムを介して転送可能であり、前記マイクロプロセッ
サによって、前記第１と第２の計数装置に対する同時に
固定的に保持された瞬時の計数状態の差分からそのつど
の制御信号の発生時点が決定されるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ装
置から割込中断信号として供給される制御信号の発生時
点を、当該マイクロプロセッサ装置に所属するマイクロ
プロセッサのバスシステムに接続され循環カウンタとし
て構成された第１の計数装置の瞬時の計数状態を用いて
決定するための回路装置であって、前記計数装置には周
期的に繰返し発生する計数パルスが供給されており、該
計数パルスの繰返し周波数は、当該制御信号の繰返し周
波数の倍数に相応しており、割込中断のない計数動作の
際の前記計数装置のそのつどの瞬時の計数状態は、マイ
クロプロセッサから制御信号発生時点に基づきバスシス
テムを介して供給される読出し命令によってまず固定的
に保持され、引続きマイクロプロセッサによってバスシ
ステムを介して転送可能である、回路装置に関する。
置から割込中断信号として供給される制御信号の発生時
点を、当該マイクロプロセッサ装置に所属するマイクロ
プロセッサのバスシステムに接続され循環カウンタとし
て構成された第１の計数装置の瞬時の計数状態を用いて
決定するための回路装置であって、前記計数装置には周
期的に繰返し発生する計数パルスが供給されており、該
計数パルスの繰返し周波数は、当該制御信号の繰返し周
波数の倍数に相応しており、割込中断のない計数動作の
際の前記計数装置のそのつどの瞬時の計数状態は、マイ
クロプロセッサから制御信号発生時点に基づきバスシス
テムを介して供給される読出し命令によってまず固定的
に保持され、引続きマイクロプロセッサによってバスシ
ステムを介して転送可能である、回路装置に関する。
【０００２】
【従来の技術】この種の回路装置では次のような問題が
生じる。すなわちマイクロプロセッサの割込中断をトリ
ガする制御信号の発生と共に、第１の計数装置の瞬時の
計数状態を要求する読出し命令の送出までに、割込中断
遅延時間によって引き起こされる比較的長い時間間隔
（これはマイクロプロセッサの瞬時の負荷に応じて変化
する）が生じてしまう問題が起こる。それにより読出し
の際の第１の計数装置の瞬時の計数状態は、もはや当該
制御信号発生時点での瞬時の計数状態に相応しない。こ
のことは順次連続する制御信号が高い繰返し周波数で生
じている場合には特に悪影響を及ぼすものとなる。なぜ
ならこのような場合には測定精度が比較的低い値になる
からである。
生じる。すなわちマイクロプロセッサの割込中断をトリ
ガする制御信号の発生と共に、第１の計数装置の瞬時の
計数状態を要求する読出し命令の送出までに、割込中断
遅延時間によって引き起こされる比較的長い時間間隔
（これはマイクロプロセッサの瞬時の負荷に応じて変化
する）が生じてしまう問題が起こる。それにより読出し
の際の第１の計数装置の瞬時の計数状態は、もはや当該
制御信号発生時点での瞬時の計数状態に相応しない。こ
のことは順次連続する制御信号が高い繰返し周波数で生
じている場合には特に悪影響を及ぼすものとなる。なぜ
ならこのような場合には測定精度が比較的低い値になる
からである。
【０００３】
【発明が解決しようとする課題】本発明の課題は、高い
測定精度でもって制御信号の発生時点を決定し得る回路
装置を提供することである。
測定精度でもって制御信号の発生時点を決定し得る回路
装置を提供することである。
【０００４】
【課題を解決するための手段】本発明によれば上記課題
は、第２の計数装置が設けられており、該第２の計数装
置は一方では計数パルスが同じように供給されており、
他方では制御信号の発生によってのみ、設定された初期
計数状態で開始される計数サイクルに制御されるように
構成されており、前記第２の計数装置のそのつどの瞬時
の計数状態は、読出し命令の発生と共に前記第１の計数
装置のそのつどの瞬時の計数状態と同時に固定的に保持
され、引続きマイクロプロセッサによってバスシステム
を介して転送可能であり、前記マイクロプロセッサによ
って、前記第１と第２の計数装置に対する同時に固定的
に保持された瞬時の計数状態の差分からそのつどの制御
信号の発生時点が決定されるように構成されて解決され
る。
は、第２の計数装置が設けられており、該第２の計数装
置は一方では計数パルスが同じように供給されており、
他方では制御信号の発生によってのみ、設定された初期
計数状態で開始される計数サイクルに制御されるように
構成されており、前記第２の計数装置のそのつどの瞬時
の計数状態は、読出し命令の発生と共に前記第１の計数
装置のそのつどの瞬時の計数状態と同時に固定的に保持
され、引続きマイクロプロセッサによってバスシステム
を介して転送可能であり、前記マイクロプロセッサによ
って、前記第１と第２の計数装置に対する同時に固定的
に保持された瞬時の計数状態の差分からそのつどの制御
信号の発生時点が決定されるように構成されて解決され
る。
【０００５】本発明によって得られる利点は、第２の計
数装置を構成するという僅かな付加的な回路技術的コス
トで、第１の計数装置の瞬時の計数状態を求める際の割
込中断遅延時間によって引き起こされる障害が解消され
ることである。
数装置を構成するという僅かな付加的な回路技術的コス
トで、第１の計数装置の瞬時の計数状態を求める際の割
込中断遅延時間によって引き起こされる障害が解消され
ることである。
【０００６】本発明の別の有利な実施例は従属請求項に
記載されている。請求項３に記載の有利な実施例によれ
ば、僅かな回路技術的コストしか伴なわない第３の計数
装置を用いることによって、次のようなクロック制御装
置が実現可能となる。すなわちその出力クロック信号が
位相に関してマイクロプロセッサの制御の下で制御可能
であるようなクロック制御装置が実現可能となる。
記載されている。請求項３に記載の有利な実施例によれ
ば、僅かな回路技術的コストしか伴なわない第３の計数
装置を用いることによって、次のようなクロック制御装
置が実現可能となる。すなわちその出力クロック信号が
位相に関してマイクロプロセッサの制御の下で制御可能
であるようなクロック制御装置が実現可能となる。
【０００７】請求項４に記載のように計数装置が、計数
動作に関して相互に依存することなくプログラミング可
能でかつマイクロプロセッサのバスシステムと接続可能
な集積化された計数構成素子の計数装置によって構成さ
れている場合には、回路技術的コストは特に僅かであ
る。
動作に関して相互に依存することなくプログラミング可
能でかつマイクロプロセッサのバスシステムと接続可能
な集積化された計数構成素子の計数装置によって構成さ
れている場合には、回路技術的コストは特に僅かであ
る。
【０００８】
【実施例】次に本発明の実施例を図面に基づき詳細に説
明する。
明する。
【０００９】図１にはマイクロプロセッサ装置の断面図
が示されている。この図には本発明を理解するために必
要な回路素子のみが示されている。このマイクロプロセ
ッサ装置は本発明の実施例では非同期伝送モードに従っ
て動作するＡＴＭ−コミュニケーションシステム内部で
伝送される同期セルからの同期化パルスの導出のために
用いられる。この同期セルはＡＴＭ−コミュニケーショ
ンシステムの内部で所定の時間間隔で（例えば２３．５
ｍｓ毎に）伝送すべき情報セルストリームに挿入され
る。
が示されている。この図には本発明を理解するために必
要な回路素子のみが示されている。このマイクロプロセ
ッサ装置は本発明の実施例では非同期伝送モードに従っ
て動作するＡＴＭ−コミュニケーションシステム内部で
伝送される同期セルからの同期化パルスの導出のために
用いられる。この同期セルはＡＴＭ−コミュニケーショ
ンシステムの内部で所定の時間間隔で（例えば２３．５
ｍｓ毎に）伝送すべき情報セルストリームに挿入され
る。
【００１０】この場合マイクロプロセッサ装置は例えば
インテル社の８０１８６型マイクロプロセッサを有して
いる。このマイクロプロセッサは、割込中断入力側ＩＮ
Ｔを介してインターフェース装置ＡＴＭ−Ｓと接続され
ている。このマイクロプロセッサのバスシステム（これ
はアドレスバスＡＤＲ，データバスＤＢ，制御バスＳＢ
からなる）にはマイクロプロセッサ装置の作動に必要な
プログラムを含んだメモリ装置Ｍの他に計数装置ＺＢ
（例えばインテル社製８２Ｃ５４型計数構成素子等）が
接続されている。例えば公知文献“Ｍｉｃｒｏｐｒｏｃ
ｅｓｓｏｒ ａｎｄ Ｐｅｒｉｐｈｅｒａｌ Ｈａｎｄ
ｂｏｏｋ，Ｖｏｌ．１，Ｍｉｃｒｏｐｒｏｃｅｓｓｏ
ｒ，１９８８，２−４６〜２−６３”に記載されている
ように、この計数構成素子は、計数動作に関して相互に
依存することなくプログラミング可能な３つの計数装置
を有している。これらは図面中符号Ｃ０，Ｃ１，Ｃ２で
示されている。
インテル社の８０１８６型マイクロプロセッサを有して
いる。このマイクロプロセッサは、割込中断入力側ＩＮ
Ｔを介してインターフェース装置ＡＴＭ−Ｓと接続され
ている。このマイクロプロセッサのバスシステム（これ
はアドレスバスＡＤＲ，データバスＤＢ，制御バスＳＢ
からなる）にはマイクロプロセッサ装置の作動に必要な
プログラムを含んだメモリ装置Ｍの他に計数装置ＺＢ
（例えばインテル社製８２Ｃ５４型計数構成素子等）が
接続されている。例えば公知文献“Ｍｉｃｒｏｐｒｏｃ
ｅｓｓｏｒ ａｎｄ Ｐｅｒｉｐｈｅｒａｌ Ｈａｎｄ
ｂｏｏｋ，Ｖｏｌ．１，Ｍｉｃｒｏｐｒｏｃｅｓｓｏ
ｒ，１９８８，２−４６〜２−６３”に記載されている
ように、この計数構成素子は、計数動作に関して相互に
依存することなくプログラミング可能な３つの計数装置
を有している。これらは図面中符号Ｃ０，Ｃ１，Ｃ２で
示されている。
【００１１】計数装置Ｃ０は、本発明の実施例ではマイ
クロプロセッサＭＰからの相応のプログラミングによっ
てフリーホイーリング循環記憶装置として動作する。こ
の計数動作に対しては前記公知文献（データブック）に
従って、モード２（“Ｒａｔｅ Ｇｅｎｅｒａｔｏ
ｒ”）が用いられる。さらに符号“Ｇａｔｅ”で示され
た入力側には論理値“１”（ＶＣＣ）が供給される。こ
れに対して符号“ＣＬＫ”で示された計数入力側には計
数クロックパルス列が供給される。この計数クロックパ
ルス列の繰返し周波数は本発明の実施例では２．０４８
ＭＨｚである。
クロプロセッサＭＰからの相応のプログラミングによっ
てフリーホイーリング循環記憶装置として動作する。こ
の計数動作に対しては前記公知文献（データブック）に
従って、モード２（“Ｒａｔｅ Ｇｅｎｅｒａｔｏ
ｒ”）が用いられる。さらに符号“Ｇａｔｅ”で示され
た入力側には論理値“１”（ＶＣＣ）が供給される。こ
れに対して符号“ＣＬＫ”で示された計数入力側には計
数クロックパルス列が供給される。この計数クロックパ
ルス列の繰返し周波数は本発明の実施例では２．０４８
ＭＨｚである。
【００１２】計数装置Ｃ１は前記データブックに記載さ
れているモード１（“Ｈａｒｄｗａｒｅ Ｔｒｉｇｇｅ
ｒｅｄ Ｏｎｅ−Ｓｈｏｔ”）で、トリガ可能な計数器
として作動する。この計数器は、符号“Ｇａｔｅ”で示
されている所属の入力側における制御信号の発生に応じ
て計数サイクルに制御される。この場合そのような計数
サイクルに対する初期計数状態として値ＦＦＦＦ（Ｈ）
が選択される。計数パルスとして、この計数装置の符号
“ＣＬＫ”で示されている計数入力側には前記計数クロ
ックパルス列が供給される。さらにこの計数装置の符号
“Ｇａｔｅ”で示されている制御入力側は前記インター
フェース装置ＡＴＭ−Ｓと接続されている。
れているモード１（“Ｈａｒｄｗａｒｅ Ｔｒｉｇｇｅ
ｒｅｄ Ｏｎｅ−Ｓｈｏｔ”）で、トリガ可能な計数器
として作動する。この計数器は、符号“Ｇａｔｅ”で示
されている所属の入力側における制御信号の発生に応じ
て計数サイクルに制御される。この場合そのような計数
サイクルに対する初期計数状態として値ＦＦＦＦ（Ｈ）
が選択される。計数パルスとして、この計数装置の符号
“ＣＬＫ”で示されている計数入力側には前記計数クロ
ックパルス列が供給される。さらにこの計数装置の符号
“Ｇａｔｅ”で示されている制御入力側は前記インター
フェース装置ＡＴＭ−Ｓと接続されている。
【００１３】計数装置Ｃ２（この計数装置の入力側ＣＬ
Ｋにも計数クロックパルス列が計数信号として供給され
る）は、前記データブックに記載されているモード３
（“Ｓｑｕａｒｅ Ｗａｖｅ Ｍｏｄｅ”）で作動す
る。この場合制御のために所属の入力側“Ｇａｔｅ”は
計数装置Ｃ０の計数出力側ＯＵＴに接続されている。こ
のモードに対しては本発明の実施例では計数サイクルと
して４８．１２８（Ｄ）が選定される。
Ｋにも計数クロックパルス列が計数信号として供給され
る）は、前記データブックに記載されているモード３
（“Ｓｑｕａｒｅ Ｗａｖｅ Ｍｏｄｅ”）で作動す
る。この場合制御のために所属の入力側“Ｇａｔｅ”は
計数装置Ｃ０の計数出力側ＯＵＴに接続されている。こ
のモードに対しては本発明の実施例では計数サイクルと
して４８．１２８（Ｄ）が選定される。
【００１４】次にマイクロプロセッサ装置の機能を以下
に詳細に説明する。
に詳細に説明する。
【００１５】インターフェース装置ＡＴＭ−Ｓによって
情報セルストリーム内部の同期セルの発生は連続的に監
視される。この同期セルは通常の場合２３．５ｍｓの間
隔で発生する。しかしながら非同期伝送モードによって
引き起こされる実行時間の変動が生じ得る。そのような
同期セルの発生時点毎にインターフェース装置から制御
信号が生成される。この制御信号は一方で割込中断信号
としてマイクロプロセッサＭＰに供給され、他方でトリ
ガ信号として計数装置Ｃ１に供給される。この制御信号
の発生に基づいて、この場合計数装置Ｃ１が計数動作状
態に制御せしめられる。この計数動作状態においては当
該の設定された初期計数状態に基づいたその瞬時の計数
状態は、供給された計数クロックパルス列に相応して変
化する。その上さらに当該制御信号の発生時点ではマイ
クロプロセッサＭＰによって、その時に実行中の動作プ
ログラムが割込中断され、割込中断ルーチンの過程で読
出し命令（前記データブックによる“Ｒｅａｄ−Ｂａｃ
ｋ Ｃｏｍｍａｎｄ”）が所属のバスシステムを介して
計数構成素子ＺＢに送出される。この場合この読出し命
令は、その時に実行されている動作プログラムと、マイ
クロプロセッサＭＰの瞬時の負荷状態に応じていわゆる
割込中断遅延時間の後で初めて生ぜしめられる。この遅
延時間は中断毎に変化する。典型的な割込中断遅延時間
は、この場合前記マイクロプロセッサのタイプでは５０
μｓ〜１００μｓ程度の大きさである。
情報セルストリーム内部の同期セルの発生は連続的に監
視される。この同期セルは通常の場合２３．５ｍｓの間
隔で発生する。しかしながら非同期伝送モードによって
引き起こされる実行時間の変動が生じ得る。そのような
同期セルの発生時点毎にインターフェース装置から制御
信号が生成される。この制御信号は一方で割込中断信号
としてマイクロプロセッサＭＰに供給され、他方でトリ
ガ信号として計数装置Ｃ１に供給される。この制御信号
の発生に基づいて、この場合計数装置Ｃ１が計数動作状
態に制御せしめられる。この計数動作状態においては当
該の設定された初期計数状態に基づいたその瞬時の計数
状態は、供給された計数クロックパルス列に相応して変
化する。その上さらに当該制御信号の発生時点ではマイ
クロプロセッサＭＰによって、その時に実行中の動作プ
ログラムが割込中断され、割込中断ルーチンの過程で読
出し命令（前記データブックによる“Ｒｅａｄ−Ｂａｃ
ｋ Ｃｏｍｍａｎｄ”）が所属のバスシステムを介して
計数構成素子ＺＢに送出される。この場合この読出し命
令は、その時に実行されている動作プログラムと、マイ
クロプロセッサＭＰの瞬時の負荷状態に応じていわゆる
割込中断遅延時間の後で初めて生ぜしめられる。この遅
延時間は中断毎に変化する。典型的な割込中断遅延時間
は、この場合前記マイクロプロセッサのタイプでは５０
μｓ〜１００μｓ程度の大きさである。
【００１６】読出し命令の発生に応じて計数構成素子に
おいては次のような動作状態が生ぜしめられる。すなわ
ちそのつどの計数動作が中断されることなく２つの計数
装置Ｃ０及びＣ１の瞬時の計数状態が、各計数装置に配
置された中間レジスタにおいて固定的に保持される。そ
こからは制御信号と同期セル（この制御信号ないし同期
セルの発生によってその時に生じるマイクロプロセッサ
の割込中断が引き起こされる）の発生時点を決定するた
めに、当該の瞬時の計数状態が引続きマイクロプロセッ
サＭＰによって読み出される。この場合計数装置Ｃ０の
固定的に保持された瞬時の計数状態は前記割込中断遅延
時間のために、実際に制御信号が発生した際の瞬時の計
数状態に相応していない。つまり測定誤差が生じてい
る。しかしながら計数装置Ｃ１の瞬時の計数状態によっ
て割込中断遅延時間が求められているので、当該の制御
信号の発生時点を正確に決定するため計数装置Ｃ０の瞬
時の計数状態から計数装置Ｃ１の瞬時の計数状態が減算
される。それにより当該の制御信号の発生時点の決定が
終結される。前記制御過程は制御信号の発生毎に繰り返
される。
おいては次のような動作状態が生ぜしめられる。すなわ
ちそのつどの計数動作が中断されることなく２つの計数
装置Ｃ０及びＣ１の瞬時の計数状態が、各計数装置に配
置された中間レジスタにおいて固定的に保持される。そ
こからは制御信号と同期セル（この制御信号ないし同期
セルの発生によってその時に生じるマイクロプロセッサ
の割込中断が引き起こされる）の発生時点を決定するた
めに、当該の瞬時の計数状態が引続きマイクロプロセッ
サＭＰによって読み出される。この場合計数装置Ｃ０の
固定的に保持された瞬時の計数状態は前記割込中断遅延
時間のために、実際に制御信号が発生した際の瞬時の計
数状態に相応していない。つまり測定誤差が生じてい
る。しかしながら計数装置Ｃ１の瞬時の計数状態によっ
て割込中断遅延時間が求められているので、当該の制御
信号の発生時点を正確に決定するため計数装置Ｃ０の瞬
時の計数状態から計数装置Ｃ１の瞬時の計数状態が減算
される。それにより当該の制御信号の発生時点の決定が
終結される。前記制御過程は制御信号の発生毎に繰り返
される。
【００１７】計数装置Ｃ０の完全な計数サイクルの実行
の後では当該計数装置Ｃ０の計数出力側ＯＵＴに制御信
号が供給される。この制御信号の発生によって計数装置
Ｃ２が同期化される。すなわちそれによってこの計数装
置は新たな計数サイクルを開始する。この計数サイクル
は前記計数サイクル４８１２８（Ｄ）に相応する計数ス
テップを含んでいる。前記２．０４８ＭＨｚの繰返し周
波数でもって計数パルス列は次のような結果となる。す
なわち計数装置Ｃ２によって計数出力側ＯＵＴにはその
個々のクロックパルスが２３．５ｍｓの間隔で周期的に
繰り返し生ぜしめられるクロックパルス列が供給される
結果となる。それによりこのクロックパルスの繰返し周
波数は、前記インターフェース装置ＡＴＭ−Ｓによって
検出される同期セルの繰返し周波数に相応する。
の後では当該計数装置Ｃ０の計数出力側ＯＵＴに制御信
号が供給される。この制御信号の発生によって計数装置
Ｃ２が同期化される。すなわちそれによってこの計数装
置は新たな計数サイクルを開始する。この計数サイクル
は前記計数サイクル４８１２８（Ｄ）に相応する計数ス
テップを含んでいる。前記２．０４８ＭＨｚの繰返し周
波数でもって計数パルス列は次のような結果となる。す
なわち計数装置Ｃ２によって計数出力側ＯＵＴにはその
個々のクロックパルスが２３．５ｍｓの間隔で周期的に
繰り返し生ぜしめられるクロックパルス列が供給される
結果となる。それによりこのクロックパルスの繰返し周
波数は、前記インターフェース装置ＡＴＭ−Ｓによって
検出される同期セルの繰返し周波数に相応する。
【００１８】通常の場合、すなわち前記２３．５ｍｓの
時間間隔における同期セルの発生の場合では、計数装置
Ｃ０の計数サイクルも計数装置Ｃ２の計数サイクルと同
じように４８１２８（Ｄ）の値に調整される。それによ
り、同期セルから導出される制御信号は、それぞれ設定
された（前記のようにマイクロプロセッサＭＰによって
求められた）発生時点で発生する。これによって制御信
号と、計数装置Ｃ２から送出されるクロックパルスとの
間の固定的な位相関係が成立する。ここにおいて同期セ
ルの時間間隔と前記位相関係が所定の値からずれている
場合には、所望の位相関係を再び回復させるために、計
数装置Ｃ０の計数サイクルがそのつどの偏差に応じて短
時間マイクロプロセッサＭＰによって変化される。それ
に対してマイクロプロセッサは、順次連続する制御信号
の発生時点を例えば重み付けされた平均値形成によって
評価する。
時間間隔における同期セルの発生の場合では、計数装置
Ｃ０の計数サイクルも計数装置Ｃ２の計数サイクルと同
じように４８１２８（Ｄ）の値に調整される。それによ
り、同期セルから導出される制御信号は、それぞれ設定
された（前記のようにマイクロプロセッサＭＰによって
求められた）発生時点で発生する。これによって制御信
号と、計数装置Ｃ２から送出されるクロックパルスとの
間の固定的な位相関係が成立する。ここにおいて同期セ
ルの時間間隔と前記位相関係が所定の値からずれている
場合には、所望の位相関係を再び回復させるために、計
数装置Ｃ０の計数サイクルがそのつどの偏差に応じて短
時間マイクロプロセッサＭＰによって変化される。それ
に対してマイクロプロセッサは、順次連続する制御信号
の発生時点を例えば重み付けされた平均値形成によって
評価する。
【００１９】以上のように本発明は１つのマイクロプロ
セッサ装置を実施例として説明がなされてきた。この実
施例によれば一方ではＡＴＭ−コミュニケーションシス
テム内部で同期セルの発生時点が求められ、他方では当
該同期セルの発生時点に対する固定的な位相関係が成立
するクロック信号が供給される。しかしながら本発明は
この種の使用例に限定されるのではなく、制御信号の発
生時点が正確に決定されなければならないような場合な
いしはこのような発生時点と、供給すべきクロック信号
との間の固定的な位相関係が保証されなければならない
ような場合には常に用いることができる。その他に、前
記マイクロプロセッサ装置においては計数装置Ｃ０，Ｃ
１，Ｃ２は８２Ｃ５４型構成素子の構成部材であること
も述べておく。しかしながら例外的にこれらの計数装置
はその他の構成で実現されてもよい。
セッサ装置を実施例として説明がなされてきた。この実
施例によれば一方ではＡＴＭ−コミュニケーションシス
テム内部で同期セルの発生時点が求められ、他方では当
該同期セルの発生時点に対する固定的な位相関係が成立
するクロック信号が供給される。しかしながら本発明は
この種の使用例に限定されるのではなく、制御信号の発
生時点が正確に決定されなければならないような場合な
いしはこのような発生時点と、供給すべきクロック信号
との間の固定的な位相関係が保証されなければならない
ような場合には常に用いることができる。その他に、前
記マイクロプロセッサ装置においては計数装置Ｃ０，Ｃ
１，Ｃ２は８２Ｃ５４型構成素子の構成部材であること
も述べておく。しかしながら例外的にこれらの計数装置
はその他の構成で実現されてもよい。
【００２０】
【発明の効果】本発明によれば、第２の計数装置を構成
するという僅かな付加的な回路技術的コストで、第１の
計数装置の瞬時の計数状態を求める際の割込中断遅延時
間によって引き起こされる障害が解消されるものとな
る。
するという僅かな付加的な回路技術的コストで、第１の
計数装置の瞬時の計数状態を求める際の割込中断遅延時
間によって引き起こされる障害が解消されるものとな
る。
【図１】本発明の実施例を説明するためのブロック回路
図である。
図である。
Ｍ 記憶装置 ＭＰ マイクロプロセッサ ＡＴＭ−Ｓ インターフェース ＺＢ 計数構成素子 Ｃ０〜Ｃ２ 計数装置 ＡＤＲ アドレスバス ＤＢ データバス ＳＴ 制御バス
Claims (4)
- 【請求項１】 マイクロプロセッサ装置から割込中断信
号として供給される制御信号の発生時点を、当該マイク
ロプロセッサ装置に所属するマイクロプロセッサ（Ｍ
Ｐ）のバスシステム（ＡＤＲ，ＤＢ，ＳＴ）に接続され
循環カウンタとして構成された第１の計数装置（Ｃ０）
の瞬時の計数状態を用いて決定するための回路装置であ
って、前記計数装置（Ｃ０）には周期的に繰返し発生す
る計数パルスが供給されており、該計数パルスの繰返し
周波数は、当該制御信号の繰返し周波数の倍数に相応し
ており、割込中断のない計数動作の際の前記計数装置
（Ｃ０）のそのつどの瞬時の計数状態は、マイクロプロ
セッサから制御信号発生時点に基づきバスシステムを介
して供給される読出し命令によってまず固定的に保持さ
れ、引続きマイクロプロセッサによってバスシステムを
介して転送可能である、回路装置において 第２の計数装置（Ｃ１）が設けられており、該第２の計
数装置（Ｃ１）は一方では計数パルスが同じように供給
されており、他方では制御信号の発生によって、設定さ
れた初期計数状態で開始される計数サイクルに制御され
るように構成されており、 前記第２の計数装置（Ｃ１）のそのつどの瞬時の計数状
態は、読出し命令の発生と共に前記第１の計数装置（Ｃ
０）のそのつどの瞬時の計数状態と同時に固定的に保持
され、引続きマイクロプロセッサによってバスシステム
を介して転送可能であり、 前記マイクロプロセッサ（ＭＰ）によって、前記第１と
第２の計数装置に対する同時に固定的に保持された瞬時
の計数状態の差分からそのつどの制御信号の発生時点が
決定されることを特徴とする、マイクロプロセッサ装置
から供給される制御信号の発生時点を決定するための回
路装置。 - 【請求項２】 そのつどの瞬時の前記計数状態は、読出
し命令の発生の時点で前記第１ないし第２の計数装置
（Ｃ０ないしＣ１）に配置された中間メモリに転送可能
である、請求項１記載のマイクロプロセッサ装置から供
給される制御信号の発生時点を決定するための回路装
置。 - 【請求項３】 計数パルスの供給される第３の計数装置
（Ｃ２）が設けられており、該第３の計数装置（Ｃ２）
の計数サイクルは、計数パルスの繰返し周波数と制御信
号の平均繰返し周波数の比に相応して設定されており、
さらに前記第３の計数装置（Ｃ２）は、各計数サイクル
の最後において前記第１の計数装置（Ｃ０）から送出さ
れた計数信号によって同期化されており、前記第１の計
数装置（Ｃ０）の計数サイクルは、マイクロプロセッサ
（ＭＰ）によって決定された順次連続する多数の制御信
号の発生時点に従って設定される、請求項１又は２記載
のマイクロプロセッサ装置から供給される制御信号の発
生時点を決定するための回路装置。 - 【請求項４】 前記計数装置（Ｃ０，Ｃ１，Ｃ２）は、
計数動作に関して相互に依存することなくプログラミン
グ可能でかつマイクロプロセッサ（ＭＰ）のバスシステ
ムと接続可能な集積化された計数構成素子の計数装置に
よって構成されている、請求項１〜３いずれか１項に記
載のマイクロプロセッサ装置から供給される制御信号の
発生時点を決定するための回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4329153A DE4329153C1 (de) | 1993-08-30 | 1993-08-30 | Schaltungsanordnung zum Bestimmen der Auftrittszeitpunkte von einer Mikroprozessoranordnung zugeführten Steuersignalen |
| DE4329153.8 | 1993-08-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784669A true JPH0784669A (ja) | 1995-03-31 |
Family
ID=6496354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6205080A Pending JPH0784669A (ja) | 1993-08-30 | 1994-08-30 | マイクロプロセッサ装置から供給される制御信号の発生時点を決定するための回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5483648A (ja) |
| EP (1) | EP0652682A3 (ja) |
| JP (1) | JPH0784669A (ja) |
| DE (1) | DE4329153C1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808294A (en) | 1997-01-14 | 1998-09-15 | Kenco Automatic Feeders | Electronic controller for scheduling device activation by sensing daylight |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4161787A (en) * | 1977-11-04 | 1979-07-17 | Motorola, Inc. | Programmable timer module coupled to microprocessor system |
| US4222103A (en) * | 1978-09-25 | 1980-09-09 | Motorola, Inc. | Real time capture registers for data processor |
| JPS59147544A (ja) * | 1983-02-10 | 1984-08-23 | Yaskawa Electric Mfg Co Ltd | パルス計数装置 |
| US5218693A (en) * | 1988-07-29 | 1993-06-08 | Hitachi, Ltd. | Timer unit and data processing apparatus including the same |
| US5218692A (en) * | 1989-07-04 | 1993-06-08 | Kabushiki Kaisha Toshiba | Digital pulse timing parameter measuring device |
| JPH0340116A (ja) * | 1989-07-07 | 1991-02-20 | Mitsubishi Electric Corp | タイマ回路 |
| US5233573A (en) * | 1992-07-01 | 1993-08-03 | Motorola Inc. | Digital data processor including apparatus for collecting time-related information |
-
1993
- 1993-08-30 DE DE4329153A patent/DE4329153C1/de not_active Expired - Fee Related
-
1994
- 1994-08-03 EP EP94112146A patent/EP0652682A3/de not_active Withdrawn
- 1994-08-18 US US08/292,041 patent/US5483648A/en not_active Expired - Fee Related
- 1994-08-30 JP JP6205080A patent/JPH0784669A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0652682A3 (de) | 1997-04-09 |
| US5483648A (en) | 1996-01-09 |
| EP0652682A2 (de) | 1995-05-10 |
| DE4329153C1 (de) | 1994-11-10 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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