JPS60140920A - パルス発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は論理回路の制御特に試験に使用するタイミング
パルス発生手段の改良に関する。

（ｂｌ　技術の背景 従来より論理回路はナンド、ノアのような組合せ回路素
子とラッチ、レジスタ、フリップ・フロップ回路（ＦＦ
）のような順序回路を多数備え、これ等を相互に接続し
て、情報の保持、転送、演算ならびにそのシーケンス制
御等によって所定の論理動作を行わせこれ等ケ集大成し
て情報処理装置システム例えば中央処理装置（ＣＰＵ）
’Ｙ含む情報処理端末装置やその周辺装置を形成する。

これ等は構成装置に予め与えられたプログラムの手順に
従って作動するが、論理回路は通常システムクロックに
同期して作動する同期方式によって上記の情報処理ビ実
行する。

（ｃｌ　従来技術と問題点 従来より論理回路の作動はシステムクロックによるが、
論理回路に前述のように順序回路が含゛まれれているの
で、その制御用パルスにはシステムクロックの１サイク
ル内における位相の異なる任意のタイミングやパルス長
ン有する複数サイクルに亘るパルス長ン有する制御パル
ス発生器とする場合が存在する。装置等に構成される論
理回路の場合は専用固定の制御パルス発生回路を設けて
対処するので特に問題とはならないが、試験装置におけ
る制御パルス発生手段は通常クロックパルスにおける１
サイクル内に制限されるので複数サイクルに亘って制御
パルス発生器するのにはその作成制御が煩しくなる欠点
があった。他の手段として長大な遅延時間ン有する遅延
回路ン組合せて該複数サイクルに亘る制御パルスケ合成
する手段が別設の煩しさン伴うことなく得られる利点は
あるが遅延回路の特性上パルス長が環境温度等によって
変動を伴うのでパルス長が不安定となる問題点を有して
いた。

（ｄ）　発明の目的 本発明の目的は上記の欠点ン除くため、期待する制御パ
ルスを得るにシステムクロックに同期しつつ該１サイク
ル内における位相即ちタイミングの立上り／立下り位置
は遅延回路ン選択して設定する手段により、１サイクル
以上に及ぶ値に対しては計数手段による方法を組合せて
複数サイクルに亘るパルス長乞有する出力パルスケ安定
に送出するパルス発生器Ｚ提供しようとするものである
。

ｔｅｌ　発明の構成 この目的はクロックパルスを受信してその１サイクルの
任意タイミングにおいて出力パルスの立上り／立下りタ
イミングヶ設定する第１．第２の手段、クロックパルス
によるサイクル計数値を設定し該設定Ｉｔｈン計数して
計数終了信号を送出する組数手段およびパルス出力手段
を具備し、制御部は第１．第２タイミング設定手段なら
びに計数手段に出力パルス位相／時間長に対応する指定
値ン設定して、出力パルスの要求入力信号に伴いクロッ
クパルスの第１サイクルにおいて第１タイミング設定手
段の出力信号によりパルス出力手段を起動保持せしめる
と共に、計数手段に設定されりｎサイクルの計数終了信
号と第２タイミング設定手段による出力信号との論理積
信号によりパルス出力手段の出カン停止せしめ指定値に
よる任意位相／時間表のタイミングパルスン出力せしめ
ることン特徴とするパルス発生器乞提供することによっ
て達成することが出来る。

（ｆ）　発明の実施例 以下図面を参照しつつ本発明の一実施例について説明す
る。

第１図は本発明の一実施例におけるパルス発生器のブロ
ック図および第２図はそのタイムチャートである。図に
おいて１は制御部、２はプリセットカウンタ、３ａ、３
ｂは遅延回路（ＤＬ）、４ａ、４ｂは選択回路（ＭＰＸ
）、５　ａ　、５ｂはＤタイプフリップフロラプ回路（
ＦＦ）、ＡＮＤ　はアンド回路およびＮＡＮＤａ＝ｄは
ナンド回路である。

制御部１は操作者の設定する制御パルスの立上りタイミ
ング、立下りタイミングおよびパルス長に対応するクロ
ックパルス（ＣＰ）のサイクル数に従ってそれぞれ設定
信号ａ　＋’　ｂ　、　ｃ　ｖＭＰＸ４ａ　＋４− ４ｂおよびカウンタ２に送出する。カウンタ２は制御パ
ルスの発生を要求する要求パルス（ＤＰ）の印加を検出
保持するＦＦ５ａの出力に従ってイネーブルされ、ＣＰ
ｖ計数開始し、制御部１によりの設定信号Ｃによって設
定された設定値に達しγ：とき計数終了信号をＦＦ５ｂ
に出力する。ＤＬ３ａ。

３ｂはＣＰの１サイクル長を最大遅延時間とする複数の
：Ｍ延端子を有しＣＰを遅延してその複数の遅延信号Ｙ
ＭＰＸ４ａ、４ｂに送出する。ＭＰＸ４ａ＃４ｂに制御
部１よりの設定信号ａ、ｂに従ってＣＰにおける遅延信
号を選択し、制御パルスの立上りタイミングおよび立下
りタイミングを制御する立上りパルス（ＣＲ）、、立下
りパルス（ＣＦ）Ｙ出力する。Ｎ　Ａ　Ｎ　Ｄ　ａ　＝
　ｄは制御パルス出力の几めのラッチ回路を形成しＮＡ
ＮＤａに入力されるＤＰとＣＲの否定論理積信号により
セットされて制御パルスを起動保持し、ＮＡＮＤｂに入
力されるＦＦ５ｂの出力とＣＦの否定論理積信号により
リセットされて制御部１の設定信号ａ、ｂ、ｃに従う出
カパルスＣＯン送出フる。尚立下りタイミングによるリ
セットと共にＮＡＮＤｂの出力によりカウンタ２とＦＦ
５ａン作動前の状態にリセットする。

このリセットは図示省略したが初期設定時においても実
行されるものとする。本実施例では以上のように構成さ
れているので、操作者はパルス発生器として論理回路に
必要なタイミングの制御パルスＹ、ＭＰＸ４ａ、４ｂＹ
１．てＣＰＩサイクルの任意位相による立上り／立下り
タイミングケ制御せしめ、パルス長が複数クロックサイ
クルに亘る場合についてはＣＰサイクル数をカウンタに
制御せしめる手段により任意の出力パルス（ＣＯ）Ｘ得
ることが出来る。尚第２図２−５出力バルスＣＯ側はカ
ウンタ２に３サイクルン設定した場合を示す。

（ｇ）　発明の詳細 な説明したように本発明によれは操作者の設定に従って
クロックパルスに同期する任意の制御パルスを容易に発
生出来、且その出力パルスは遅延回路による部分が立上
りおよび立下りにおける各１サイクル内に限られ長時間
の設定に寄与する部分はクロックパルスの計数によるの
で安定な時間長乞得ることが出来る。

【図面の簡単な説明】

第１図は本発明の一爽施例におけるパルス発生器のブロ
ック図および第２図はそのタイムチャートヶ示す。図に
おいて１は制御部、２はカウンタ、３ａ、ｂは遅延回路
（ＤＬ）、４ａ、ｂは選択回路（ＭＰＸ）、５ａ、ｂは
フリップフロップ回路およびＮＡＮＤａ＝ｄにナンド回
路である。

Claims (1)

1. 【特許請求の範囲】 クロックパルスケ受信してその１サイクルの任意タイミ
   ングにおいて出力パルスの立上り／立下りタイミングを
   設定する第１．第２の手段、クロツタパルスによるサイ
   クル計数値を設定し該設定値を計数して計数終了信号を
   送出する計数手段およびパルス出力手段ｌ具備し、制御
   部は第１．第２タイミング設定手段ならびに計数手段に
   出カバ長 ルスの位相／時間表に対応する指定値を設定して、出力
   パルスの要求入力信号に伴いクロックパルスの第１サイ
   クルにおいて第１タイミング設定手段の出力信号により
   パルス出力手段Ｚ起動保持せしめると共に、計数手段に
   設定されたｎサイクルの計数終了信号と第２タイミング
   設定手段による出力を停止せしめ指定値による任意位相
   ／時間機のタイミングパルスン出力せしめることン特徴
   とするパルス発生器。