JP2953583B2 - Ｒａｍコントロール回路 - Google Patents
Ｒａｍコントロール回路Info
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- JP2953583B2 JP2953583B2 JP62171584A JP17158487A JP2953583B2 JP 2953583 B2 JP2953583 B2 JP 2953583B2 JP 62171584 A JP62171584 A JP 62171584A JP 17158487 A JP17158487 A JP 17158487A JP 2953583 B2 JP2953583 B2 JP 2953583B2
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- cpu
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は種々の電子製品に使用されるRAM（ランダム
・アクセス・メモリ）に関し、特にRAMへのアクセスの
ためのアドレスをコントロールする回路に関するもので
ある。 〔従来の技術〕 従来、この種のRAMコントロール回路としては、第２
図にその回路図が示されるものがある。 同図において、１はダイナミツクRAM、２はダイナミ
ツクRAM1チツプを選択するためのCPUと接続されるチツ
プセレクト信号線、3,4はダイナミツクRAM1へCPUがリー
ド，ライトを区別するためのCPUと接続されるメモリリ
ード信号線，メモリライト信号線である。メモリリード
信号線３およびメモリライト信号線４はアンド回路５の
入力に接続され、アンド回路５の出力およびチツプセレ
クト信号線２はオア回路６に接続され、オア回路６の出
力は遅延回路７、遅延回路７の出力は遅延回路８にそれ
ぞれ接続されている。また、オア回路６の出力は行アド
レスラツチ信号線９によりダイナミツクRAM1の行アドレ
スラツチ端子に、遅延回路８の出力は列アドレスラツチ
信号線10によりダイナミツクRAM1の列アドレスラツチ端
子に接続されている。また、11はCPUからのアドレスが
指定されるアドレス信号線、12はアドレス信号線11と接
続され入力されたアドレスを行アドレスまたは列アドレ
スに切換えてRAMアドレス信号線13に出力するアドレス
マルチプレクサであり、RAMアドレス信号線13はダイナ
ミツクRAM1のアドレス端子に接続されており、アドレス
マルチプレクサ12は遅延回路７の出力とアドレスマルチ
プレクス信号線14により接続されている。 このような構成において、CPUがダイナミツクRAM1へ
のアクセスを要求してチツプセレクト信号線２を有効に
し、アクセス要求の種類に応じてメモリリード信号線３
またはメモリライト信号線４のいずれか一方を有効にす
ると、行アドレスラツチ信号線９が有効になり、ダイナ
ミツクRAM1はアドレスマルチプレクサ12から出力される
行アドレスをラツチする。また、オア回路６から出力さ
れた信号は、遅延回路７に入力されて任意の時間経過後
に出力され、アドレスマルチプレクス信号線14を有効に
する。これが有効になると、アドレスマルチプレクサ12
は入力されるアドレスを行アドレスから列アドレスに切
換えて出力するようになる。遅延回路７により遅延され
た信号は、さらに遅延回路８により任意の時間遅延され
て、列アドレスラツチ信号線10を有効にする。このた
め、ダイナミツクRAM1は、アドレスマルチプレクサ12か
ら出力される列アドレスをラツチする。このようにして
ラツチしたアドレスに対応するダイナミツクRAM1のメモ
リセルに対し、CPUはリードあるいはライトの動作を行
なう。 〔発明が解決しようとする問題点〕 従来のRAMコントロール装置は以上のように構成され
ており、遅延回路によつて信号を任意の時間遅らせてい
るため、アナログ回路である遅延回路を構成する複数の
素子が周辺の温度や電圧などの環境に影響を受けやす
く、RAMへのアクセスの際に要求されるアドレシングの
タイミングに関するRAMアクセスの厳しい規格を満たす
のは非常に困難であるという問題があつた。 本発明は上記のような問題点を解消するためになされ
たもので、周辺の環境に影響されない、アドレシングの
タイミングに関するRAMアクセスの厳しい規格に適合す
ることの出来るRAMコントロール回路を得ることを目的
とする。 〔問題点を解決するための手段〕 本発明は、CPUからのクロック信号を入力しており、
チップセレクト信号の入力に基づいてCPUのクロック信
号のパルス数をカウントし、第１の数をカウントしたと
きにRAMにおける列または行アドレスのラッチを開始す
るタイミング信号を出力し、次いで第２の数をカウント
したときに行または列アドレスのラッチを終了するタイ
ミング信号を出力するカウンタと、CPUのリード／ライ
ト信号線と接続され、アクセス時に有効に供給されてい
たリード／ライト信号が無効になったときに列または行
アドレスのラッチを終了するタイミング信号を出力する
とともに、カウンタをリセットするフリップフロップと
を設けたものである。 〔作用〕 アドレスのラツチタイミングは周辺の温度や電圧とい
つた環境に影響されないフリツププロツプおよびカウン
タによつて決定される。 〔実施例〕 次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例を表わす回路図である。なお、第
２図と同一または相当部分については同符号を用いてそ
の説明は省略する。 第１図において、15,16,17はそれぞれデータ入力端子
Ｄとデータ出力端子Ｑ、クロツク入力端子Ｃおよびイネ
ーブル端子とを有するＤフリツプフロツプ、18はクロ
ツク入力端子Ｃと出力端子Q1,Q2,Q3,Q4（添字が大きく
なると出力パルスの周期が長い）およびイネーブル端子
とを有するカウンタである。また、19はCPUのクロツ
ク信号が伝わるクロツク信号線であり、これはＤフリツ
プフロツプ17とカウンタ18とのそれぞれのクロツク入力
端子Ｃに接続されている。Ｄフリツプフロツプ17のデー
タ入力端子Ｄはチツプセレクト信号線２がノツト回路20
を介して接続され、データ出力端子Ｑは、カウンタ18の
イネーブル端子に接続され、出力端子Q4とつながるノ
ツト回路21からの行アドレスラツチ・デイスイネーブル
線22と共に行アドレスラツチ・イネーブル線29とナンド
回路23に入力される。ナンド回路23の出力は行アドレス
ラツチ信号線９によりダイナミツクRAM1に接続されてい
る。カウンタ184の出力端子Q1はアドレスマルチプレク
ス信号線14によりアドレスマルチプレクサ12に接続され
る。また、Ｄフリツプフロツプ15,16のデータ入力端子
Ｄはハイレベルに、イネーブル端子はローレベルに固
定され、クロツク入力端子Ｃにはメモリリード信号線3,
メモリライト信号線４が接続され、データ出力端子Ｑは
ノア回路24に入力されている。このＤフリップフロップ
15,16はクロック入力端子の入力信号の立ち上がり（Ｌ
→Ｈ）時だけに動作するもので、CPUからアクセスのた
めにメモリリード信号線3,メモリライト信号線４に信号
が供給され有効になったとき（Ｈ→Ｌ）は、Ｄフリップ
フロップ15,16は動作せず出力は変化しない。しかし、
後記するように、アクセス終了時にメモリリード信号線
3,メモリライト信号線４の信号が供給されなくなり無効
になったとき（Ｌ→Ｈ）は、Ｄフリップフロップ15,16
は動作してＱ出力が発生するようになっている。ノア回
路24の出力は、Ｄフリツプフロツプ17のイネーブル端子
に接続され、列アドレスラツチ・デイスイネーブル線
25を介して、カウンタ18の出力端子Q2とつながる列アド
レスラツチ・イネーブル線28と共にナンド回路27に入力
されている。ナンド回路27の出力は列アドレスラツチ信
号線10によりダイナミツクRAM1に接続されている。 このような構成において、Ｄフリツプフロツプ17およ
びカウンタ18のクロツク入力端子ＣにはCPUのクロツク
信号が入力されているが、それらのイネーブル端子に
入力されている信号により通常はこのクロツク信号を受
け付けない。CPUがダイナミツクRAM1へのアクセスを要
求してチップセレクト信号線を有効にすると、Ｄフリッ
プフロップ17は、クロツク入力端子Ｃに入力されている
クロツク信号により、データ入力端子Ｄに入力されたチ
ツプセレクト信号を同期化してデータ出力端子Ｑにつな
がる行アドレスラツチ・イネーブル線29を有効にして行
アドレスラツチ信号線９が有効になる。行アドレスラツ
チ信号線９が有効になるとダイナミツクRAM1はアドレス
マルチプレクサ12からの行アドレスをラツチする。これ
と同時に、Ｄフリツプフロツプ17はこのデータ出力端子
Ｑとつながるカウンタ18をアクテイブ状態にし、カウン
タ18はクロツク端子Ｃに入力されるクロツク信号のカウ
ントを開始する。このカウントが進んで出力端子Q1から
パルスが出力されると、アドレスマルチプレクサ12は入
力されるアドレスを行アドレスから列アドレスに切換え
て出力するようになり、さらにカウントが進むと出力端
子Q2からパルスが出力されてカウンタ18は列アドレスラ
ツチ・イネーブル線28を有効にし列アドレスラツチ信号
線10を有効にする。列アドレスラツチ信号線10が有効に
なるとダイナミツクRAM1はアドレスマルチプレクサ12か
らの列アドレスをラツチする。 このようにしてラツチしたアドレスに対応するダイナ
ミツクRAM1のメモリセルに対し、CPUはリードあるいは
ライトの動作を行なうが、カウンタ18のカウントがさら
に進んで出力端子Q4からパルスが出力されると、行アド
レスラツチ・デイスイネーブル線22が有効になつて行ア
ドレスラツチ信号線９が無効となる。また、CPUはメモ
リリード信号線３またはメモリライト信号線４のいづれ
か一方を有効にしていたものを無効にし、フリツプフロ
ツプ15またはフリツプフロツプ16はこれを検出して列ア
ドレスラツチ・デイスイネーブル線25を有効にして列ア
ドレスラツチ信号線10が無効になる。このようにしてCP
UからダイナミツクRAM1へのアクセス終了のタイミング
が決定されてCPUのダイナミツクRAM1へのアクセスが終
了する。 本実施例はRAMコントロール回路を上記のように構成
し、カウンタ18がダイナミツクRAM1へのアクセスのため
の行アドレスのラツチタイミングの終了を決定し、フリ
ツプフロツプ15,16がダイナミツクRAM1へのアクセスの
ための列アドレスのラツチタイミングの終了を決定する
ようにしたため、ダイナミツクRAM1へのアドレシングの
終了タイミングはCPUのクロツクにより正確に定めら
れ、従来、RAMへのアクセスの際に発生していた次に述
べるような問題点は解消されるようになつた。つまり、
従来はRAMへのアクセスが一度開始されるとCPUの動作と
は関係なく遅延回路によつてRAMへのコントロール信号
が順番に発生され、このため、CPUのRAMへのアクセスが
終了してRAMへのコントロール信号を無効にするタイミ
ングが合わないといつた問題点は解消されるようにな
り、また、高速で動作するCPUにも適合可能なアドレシ
ングのタイミングを発生させることが出来る。 なお、本実施例ではカウンタ18が行アドレス、フリツ
プフロツプ15,16が列アドレスのラツチタイミングの終
了を決定するようにしたが、逆に、カウンタ18が列アド
レス、フリツプフロツプ15,16が行アドレスのラツチタ
イミングの終了を決定するものであつても良い。 なお、上記実施例ではフリツプフロツプにＤフリツプ
フロツプを用いたものを示したが、他のフリツプフロツ
プ、例えばＪ−Ｋフリツプフロツプなどを用いても上記
実施例と同様な効果を奏する。また、カウンタの出力段
数（出力端子Q1,Q2,Q3,Q4）は入力されるクロツク信号
の周波数に合わせて任意に選択できるものであり、また
カウンタの種類としてはシフトレジスタや、同期カウン
タ、非同期カウンタなどであつても上記実施例と同様な
効果を奏する。 〔発明の効果〕 以上のように本発明は、CPUのリード／ライト信号線
と接続されるフリツプフロツプと、CPUのクロツク信号
のパルス数によりアドレスのラツチタイミングを決定す
るカウンタとを設けたことにより、CPUのRAMへのアクセ
スのためのアドレスのラツチタイミングは周辺の温度や
電圧などの環境に影響されないフリツプフロツプおよび
カウンタによつて決定され、アドレシングのタイミング
に関するRAMアクセスの厳しい規格に適合することの出
来るRAMコントロール回路が得られるという効果を有す
る。また、CPUのクロック信号に同期してアドレスラッ
チタイミングが決定されるので、RAMへのリード／ライ
ト専用に設けられるクロック信号に同期してアドレスラ
ッチタイミングが決定される回路に比べて、リード／ラ
イトの際にCPUのクロック信号とRAM専用のクロック信号
の同期を取り直す必要がなく、そのためのタイムラグを
防ぐことができる効果を有する。
・アクセス・メモリ）に関し、特にRAMへのアクセスの
ためのアドレスをコントロールする回路に関するもので
ある。 〔従来の技術〕 従来、この種のRAMコントロール回路としては、第２
図にその回路図が示されるものがある。 同図において、１はダイナミツクRAM、２はダイナミ
ツクRAM1チツプを選択するためのCPUと接続されるチツ
プセレクト信号線、3,4はダイナミツクRAM1へCPUがリー
ド，ライトを区別するためのCPUと接続されるメモリリ
ード信号線，メモリライト信号線である。メモリリード
信号線３およびメモリライト信号線４はアンド回路５の
入力に接続され、アンド回路５の出力およびチツプセレ
クト信号線２はオア回路６に接続され、オア回路６の出
力は遅延回路７、遅延回路７の出力は遅延回路８にそれ
ぞれ接続されている。また、オア回路６の出力は行アド
レスラツチ信号線９によりダイナミツクRAM1の行アドレ
スラツチ端子に、遅延回路８の出力は列アドレスラツチ
信号線10によりダイナミツクRAM1の列アドレスラツチ端
子に接続されている。また、11はCPUからのアドレスが
指定されるアドレス信号線、12はアドレス信号線11と接
続され入力されたアドレスを行アドレスまたは列アドレ
スに切換えてRAMアドレス信号線13に出力するアドレス
マルチプレクサであり、RAMアドレス信号線13はダイナ
ミツクRAM1のアドレス端子に接続されており、アドレス
マルチプレクサ12は遅延回路７の出力とアドレスマルチ
プレクス信号線14により接続されている。 このような構成において、CPUがダイナミツクRAM1へ
のアクセスを要求してチツプセレクト信号線２を有効に
し、アクセス要求の種類に応じてメモリリード信号線３
またはメモリライト信号線４のいずれか一方を有効にす
ると、行アドレスラツチ信号線９が有効になり、ダイナ
ミツクRAM1はアドレスマルチプレクサ12から出力される
行アドレスをラツチする。また、オア回路６から出力さ
れた信号は、遅延回路７に入力されて任意の時間経過後
に出力され、アドレスマルチプレクス信号線14を有効に
する。これが有効になると、アドレスマルチプレクサ12
は入力されるアドレスを行アドレスから列アドレスに切
換えて出力するようになる。遅延回路７により遅延され
た信号は、さらに遅延回路８により任意の時間遅延され
て、列アドレスラツチ信号線10を有効にする。このた
め、ダイナミツクRAM1は、アドレスマルチプレクサ12か
ら出力される列アドレスをラツチする。このようにして
ラツチしたアドレスに対応するダイナミツクRAM1のメモ
リセルに対し、CPUはリードあるいはライトの動作を行
なう。 〔発明が解決しようとする問題点〕 従来のRAMコントロール装置は以上のように構成され
ており、遅延回路によつて信号を任意の時間遅らせてい
るため、アナログ回路である遅延回路を構成する複数の
素子が周辺の温度や電圧などの環境に影響を受けやす
く、RAMへのアクセスの際に要求されるアドレシングの
タイミングに関するRAMアクセスの厳しい規格を満たす
のは非常に困難であるという問題があつた。 本発明は上記のような問題点を解消するためになされ
たもので、周辺の環境に影響されない、アドレシングの
タイミングに関するRAMアクセスの厳しい規格に適合す
ることの出来るRAMコントロール回路を得ることを目的
とする。 〔問題点を解決するための手段〕 本発明は、CPUからのクロック信号を入力しており、
チップセレクト信号の入力に基づいてCPUのクロック信
号のパルス数をカウントし、第１の数をカウントしたと
きにRAMにおける列または行アドレスのラッチを開始す
るタイミング信号を出力し、次いで第２の数をカウント
したときに行または列アドレスのラッチを終了するタイ
ミング信号を出力するカウンタと、CPUのリード／ライ
ト信号線と接続され、アクセス時に有効に供給されてい
たリード／ライト信号が無効になったときに列または行
アドレスのラッチを終了するタイミング信号を出力する
とともに、カウンタをリセットするフリップフロップと
を設けたものである。 〔作用〕 アドレスのラツチタイミングは周辺の温度や電圧とい
つた環境に影響されないフリツププロツプおよびカウン
タによつて決定される。 〔実施例〕 次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例を表わす回路図である。なお、第
２図と同一または相当部分については同符号を用いてそ
の説明は省略する。 第１図において、15,16,17はそれぞれデータ入力端子
Ｄとデータ出力端子Ｑ、クロツク入力端子Ｃおよびイネ
ーブル端子とを有するＤフリツプフロツプ、18はクロ
ツク入力端子Ｃと出力端子Q1,Q2,Q3,Q4（添字が大きく
なると出力パルスの周期が長い）およびイネーブル端子
とを有するカウンタである。また、19はCPUのクロツ
ク信号が伝わるクロツク信号線であり、これはＤフリツ
プフロツプ17とカウンタ18とのそれぞれのクロツク入力
端子Ｃに接続されている。Ｄフリツプフロツプ17のデー
タ入力端子Ｄはチツプセレクト信号線２がノツト回路20
を介して接続され、データ出力端子Ｑは、カウンタ18の
イネーブル端子に接続され、出力端子Q4とつながるノ
ツト回路21からの行アドレスラツチ・デイスイネーブル
線22と共に行アドレスラツチ・イネーブル線29とナンド
回路23に入力される。ナンド回路23の出力は行アドレス
ラツチ信号線９によりダイナミツクRAM1に接続されてい
る。カウンタ184の出力端子Q1はアドレスマルチプレク
ス信号線14によりアドレスマルチプレクサ12に接続され
る。また、Ｄフリツプフロツプ15,16のデータ入力端子
Ｄはハイレベルに、イネーブル端子はローレベルに固
定され、クロツク入力端子Ｃにはメモリリード信号線3,
メモリライト信号線４が接続され、データ出力端子Ｑは
ノア回路24に入力されている。このＤフリップフロップ
15,16はクロック入力端子の入力信号の立ち上がり（Ｌ
→Ｈ）時だけに動作するもので、CPUからアクセスのた
めにメモリリード信号線3,メモリライト信号線４に信号
が供給され有効になったとき（Ｈ→Ｌ）は、Ｄフリップ
フロップ15,16は動作せず出力は変化しない。しかし、
後記するように、アクセス終了時にメモリリード信号線
3,メモリライト信号線４の信号が供給されなくなり無効
になったとき（Ｌ→Ｈ）は、Ｄフリップフロップ15,16
は動作してＱ出力が発生するようになっている。ノア回
路24の出力は、Ｄフリツプフロツプ17のイネーブル端子
に接続され、列アドレスラツチ・デイスイネーブル線
25を介して、カウンタ18の出力端子Q2とつながる列アド
レスラツチ・イネーブル線28と共にナンド回路27に入力
されている。ナンド回路27の出力は列アドレスラツチ信
号線10によりダイナミツクRAM1に接続されている。 このような構成において、Ｄフリツプフロツプ17およ
びカウンタ18のクロツク入力端子ＣにはCPUのクロツク
信号が入力されているが、それらのイネーブル端子に
入力されている信号により通常はこのクロツク信号を受
け付けない。CPUがダイナミツクRAM1へのアクセスを要
求してチップセレクト信号線を有効にすると、Ｄフリッ
プフロップ17は、クロツク入力端子Ｃに入力されている
クロツク信号により、データ入力端子Ｄに入力されたチ
ツプセレクト信号を同期化してデータ出力端子Ｑにつな
がる行アドレスラツチ・イネーブル線29を有効にして行
アドレスラツチ信号線９が有効になる。行アドレスラツ
チ信号線９が有効になるとダイナミツクRAM1はアドレス
マルチプレクサ12からの行アドレスをラツチする。これ
と同時に、Ｄフリツプフロツプ17はこのデータ出力端子
Ｑとつながるカウンタ18をアクテイブ状態にし、カウン
タ18はクロツク端子Ｃに入力されるクロツク信号のカウ
ントを開始する。このカウントが進んで出力端子Q1から
パルスが出力されると、アドレスマルチプレクサ12は入
力されるアドレスを行アドレスから列アドレスに切換え
て出力するようになり、さらにカウントが進むと出力端
子Q2からパルスが出力されてカウンタ18は列アドレスラ
ツチ・イネーブル線28を有効にし列アドレスラツチ信号
線10を有効にする。列アドレスラツチ信号線10が有効に
なるとダイナミツクRAM1はアドレスマルチプレクサ12か
らの列アドレスをラツチする。 このようにしてラツチしたアドレスに対応するダイナ
ミツクRAM1のメモリセルに対し、CPUはリードあるいは
ライトの動作を行なうが、カウンタ18のカウントがさら
に進んで出力端子Q4からパルスが出力されると、行アド
レスラツチ・デイスイネーブル線22が有効になつて行ア
ドレスラツチ信号線９が無効となる。また、CPUはメモ
リリード信号線３またはメモリライト信号線４のいづれ
か一方を有効にしていたものを無効にし、フリツプフロ
ツプ15またはフリツプフロツプ16はこれを検出して列ア
ドレスラツチ・デイスイネーブル線25を有効にして列ア
ドレスラツチ信号線10が無効になる。このようにしてCP
UからダイナミツクRAM1へのアクセス終了のタイミング
が決定されてCPUのダイナミツクRAM1へのアクセスが終
了する。 本実施例はRAMコントロール回路を上記のように構成
し、カウンタ18がダイナミツクRAM1へのアクセスのため
の行アドレスのラツチタイミングの終了を決定し、フリ
ツプフロツプ15,16がダイナミツクRAM1へのアクセスの
ための列アドレスのラツチタイミングの終了を決定する
ようにしたため、ダイナミツクRAM1へのアドレシングの
終了タイミングはCPUのクロツクにより正確に定めら
れ、従来、RAMへのアクセスの際に発生していた次に述
べるような問題点は解消されるようになつた。つまり、
従来はRAMへのアクセスが一度開始されるとCPUの動作と
は関係なく遅延回路によつてRAMへのコントロール信号
が順番に発生され、このため、CPUのRAMへのアクセスが
終了してRAMへのコントロール信号を無効にするタイミ
ングが合わないといつた問題点は解消されるようにな
り、また、高速で動作するCPUにも適合可能なアドレシ
ングのタイミングを発生させることが出来る。 なお、本実施例ではカウンタ18が行アドレス、フリツ
プフロツプ15,16が列アドレスのラツチタイミングの終
了を決定するようにしたが、逆に、カウンタ18が列アド
レス、フリツプフロツプ15,16が行アドレスのラツチタ
イミングの終了を決定するものであつても良い。 なお、上記実施例ではフリツプフロツプにＤフリツプ
フロツプを用いたものを示したが、他のフリツプフロツ
プ、例えばＪ−Ｋフリツプフロツプなどを用いても上記
実施例と同様な効果を奏する。また、カウンタの出力段
数（出力端子Q1,Q2,Q3,Q4）は入力されるクロツク信号
の周波数に合わせて任意に選択できるものであり、また
カウンタの種類としてはシフトレジスタや、同期カウン
タ、非同期カウンタなどであつても上記実施例と同様な
効果を奏する。 〔発明の効果〕 以上のように本発明は、CPUのリード／ライト信号線
と接続されるフリツプフロツプと、CPUのクロツク信号
のパルス数によりアドレスのラツチタイミングを決定す
るカウンタとを設けたことにより、CPUのRAMへのアクセ
スのためのアドレスのラツチタイミングは周辺の温度や
電圧などの環境に影響されないフリツプフロツプおよび
カウンタによつて決定され、アドレシングのタイミング
に関するRAMアクセスの厳しい規格に適合することの出
来るRAMコントロール回路が得られるという効果を有す
る。また、CPUのクロック信号に同期してアドレスラッ
チタイミングが決定されるので、RAMへのリード／ライ
ト専用に設けられるクロック信号に同期してアドレスラ
ッチタイミングが決定される回路に比べて、リード／ラ
イトの際にCPUのクロック信号とRAM専用のクロック信号
の同期を取り直す必要がなく、そのためのタイムラグを
防ぐことができる効果を有する。
【図面の簡単な説明】
第１図は本発明の一実施例を表わすRAMコントロール回
路の回路図、第２図は従来のRAMコントロール回路を示
す回路図である。 １……ダイナミツクRAM、３……メモリリード信号線、
４……メモリライト信号線、15,16,17……Ｄフリツプフ
ロツプ、18……カウンタ、19……クロツク信号線。
路の回路図、第２図は従来のRAMコントロール回路を示
す回路図である。 １……ダイナミツクRAM、３……メモリリード信号線、
４……メモリライト信号線、15,16,17……Ｄフリツプフ
ロツプ、18……カウンタ、19……クロツク信号線。
Claims (1)
- (57)【特許請求の範囲】 １．CPUからRAMへのアクセスの要求に際し、アドレスを
マルチプレクサで行アドレスおよび列アドレスに切換え
てRAMに供給し、そのRAMにおいて、チップセレクト信号
の入力に基づいて行または列アドレスのラッチを開始す
るとともに、これより遅れた所定のタイミングで列また
は行アドレスのラッチの開始、行アドレスおよび列アド
レスのラッチの終了を行うRAMコントロール回路におい
て、前記CPUからのクロック信号を入力し、前記チップ
セレクト信号の入力に基づいてそのCPUのクロック信号
のパルス数をカウントし、第１の数をカウントしたとき
に列または行アドレスのラッチを開始するタイミング信
号を出力し、第２の数をカウントしたときに行または列
アドレスのラッチを終了するタイミング信号を出力する
カウンタと、前記CPUのリード／ライト信号線と接続さ
れ、アクセス時に有効に供給されていたリード／ライト
信号が無効になったときに列または行アドレスのラッチ
を終了するタイミング信号を出力するとともに、前記カ
ウンタをリセットするフリップフロップとを備えたこと
を特徴とするRAMコントロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171584A JP2953583B2 (ja) | 1987-07-08 | 1987-07-08 | Ｒａｍコントロール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62171584A JP2953583B2 (ja) | 1987-07-08 | 1987-07-08 | Ｒａｍコントロール回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6414790A JPS6414790A (en) | 1989-01-18 |
| JP2953583B2 true JP2953583B2 (ja) | 1999-09-27 |
Family
ID=15925863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62171584A Expired - Fee Related JP2953583B2 (ja) | 1987-07-08 | 1987-07-08 | Ｒａｍコントロール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953583B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38379E1 (en) | 1989-08-28 | 2004-01-06 | Hitachi, Ltd. | Semiconductor memory with alternately multiplexed row and column addressing |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999298U (ja) * | 1982-12-22 | 1984-07-05 | 富士通株式会社 | ダイナミツクメモリのアクセスタイミング回路 |
-
1987
- 1987-07-08 JP JP62171584A patent/JP2953583B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPS6414790A (en) | 1989-01-18 |
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