JPS61184638A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61184638A JPS61184638A JP60024731A JP2473185A JPS61184638A JP S61184638 A JPS61184638 A JP S61184638A JP 60024731 A JP60024731 A JP 60024731A JP 2473185 A JP2473185 A JP 2473185A JP S61184638 A JPS61184638 A JP S61184638A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- cpu
- section
- frequency
- processing speed
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＰＵ部の処理速度を遅延する機能を有する情
報処理装置に関するものである。
報処理装置に関するものである。
（従来の技術）
従来の情報処理装置は、Ｃ１’（Ｊ部の処理速度上遅延
させるために、このＣＰＵ部へ与えるクロック周波数を
変更しており、またスピードの遅い周辺機器を使用する
場合には、ソフトウェアによシラエイトしたり、又ＣＰ
Ｕ部のウェイト機能を用いてＣＰＵの処理金一時的に待
之せることか行なわれていた。
させるために、このＣＰＵ部へ与えるクロック周波数を
変更しており、またスピードの遅い周辺機器を使用する
場合には、ソフトウェアによシラエイトしたり、又ＣＰ
Ｕ部のウェイト機能を用いてＣＰＵの処理金一時的に待
之せることか行なわれていた。
しかし、ＣＰＵに与えるクロック周波数を変更した場合
には、それに伴うＣＰＵ部のタイミング回路の設計を変
更する必要が有る場合があり、又ソフトウェアで対応す
る場合には、ソフトウェアの変更を必要とする。さらに
、従来ＣＰＵのウェイト機能を用いて、時間の待合わせ
をする方法については、アクセス時間の遅いメモリやＩ
ｌｏのアクセスをする場合にのみ、そのタイミングでＣ
ＰＵにウェイトラかけるという手法であるため、情報処
理装置の実行速度を任意に遅延させることは出来ないと
いう欠点を有していた。
には、それに伴うＣＰＵ部のタイミング回路の設計を変
更する必要が有る場合があり、又ソフトウェアで対応す
る場合には、ソフトウェアの変更を必要とする。さらに
、従来ＣＰＵのウェイト機能を用いて、時間の待合わせ
をする方法については、アクセス時間の遅いメモリやＩ
ｌｏのアクセスをする場合にのみ、そのタイミングでＣ
ＰＵにウェイトラかけるという手法であるため、情報処
理装置の実行速度を任意に遅延させることは出来ないと
いう欠点を有していた。
（発明の目的）
本発明の目的は、これらの欠点を解決するため、ＣＰＵ
部へ任意の周期に任意の時間、一時停止させる信号を与
えることによってＣＰＵ部の処理速度を遅延できるよう
にした情報処理装置を提供することにある。
部へ任意の周期に任意の時間、一時停止させる信号を与
えることによってＣＰＵ部の処理速度を遅延できるよう
にした情報処理装置を提供することにある。
（発明の構成）
本発明の情報処理装置の構成は、情報を処理するＣＰＵ
部と、このＣＰＵ部の処理をこのＣＰＵ部の命令実行シ
ーケンスとは無関係に任意の周期で任意の時間、一時停
止させる信号を発生する信号発生部と、前記ＣＰＵ部の
処理を一時停止させる信号の周期あるいはその信号の出
力時間を可変するための手段とを有すること全特徴とす
る。
部と、このＣＰＵ部の処理をこのＣＰＵ部の命令実行シ
ーケンスとは無関係に任意の周期で任意の時間、一時停
止させる信号を発生する信号発生部と、前記ＣＰＵ部の
処理を一時停止させる信号の周期あるいはその信号の出
力時間を可変するための手段とを有すること全特徴とす
る。
（実施例）
次に図面によシ本発明の詳細な説明する。
第１図、第２図は本発明の第１および第２の実施例のブ
ロック図、第３図は本実施例の波形図である。
ロック図、第３図は本実施例の波形図である。
第１図、第２図において、１は周波数制御部、２．６は
発振部、３はマルチバイブレータ、４はＷＡＩＴ信号線
、５はＣＰＵ部、また７は出力時間制御部である。９は
ＷＡＮＴ信号線、１０はＣＰ［Ｊ部である。
発振部、３はマルチバイブレータ、４はＷＡＩＴ信号線
、５はＣＰＵ部、また７は出力時間制御部である。９は
ＷＡＮＴ信号線、１０はＣＰ［Ｊ部である。
第１図において、周波数制御部１は、連続的又不連続に
周波数を可変できる手段を有するものである。この周波
数制御部１から任意の周波数を選択し、発振部２よシ周
波数制御部１で選択した周波数の信号全出力し、マルチ
バイブレータ３へ入力する。周波数制御部１で選択され
た周波数で一定の出力時間を有する信号がＷＡＩＴ信号
線４ｔ−通してＣＰＵ部５へ与えられる。
周波数を可変できる手段を有するものである。この周波
数制御部１から任意の周波数を選択し、発振部２よシ周
波数制御部１で選択した周波数の信号全出力し、マルチ
バイブレータ３へ入力する。周波数制御部１で選択され
た周波数で一定の出力時間を有する信号がＷＡＩＴ信号
線４ｔ−通してＣＰＵ部５へ与えられる。
このＣＰＵ部５へ与えられた信号は、第３図の波形図に
示すようなＷＡ４Ｔ信号となり、ＣＰＵ部クロックに同
期してサンプリングされ、このＷＡ Ｉ Ｔ 信号がア
クティブな期間、ＣＰＵ部５の実行バスサイクル中にＷ
ＡＩＴ期間が挿入される。これによりＣＰＵ部５の処理
速度は任意の周期で遅延することが出来る。
示すようなＷＡ４Ｔ信号となり、ＣＰＵ部クロックに同
期してサンプリングされ、このＷＡ Ｉ Ｔ 信号がア
クティブな期間、ＣＰＵ部５の実行バスサイクル中にＷ
ＡＩＴ期間が挿入される。これによりＣＰＵ部５の処理
速度は任意の周期で遅延することが出来る。
Ｋ２図の第２の実施例において、出力時間制御部７は連
続的又不連続に時間を可変できる手段を有するものであ
る。発振部６から一定の周期の信号全マルチバイブレー
タ３へ入力し、出力時間制御部７から任意の出力時間を
選択し、ＷＡＩＴ信号線４會通して、ＣＰＵ部５へ与え
られる。
続的又不連続に時間を可変できる手段を有するものであ
る。発振部６から一定の周期の信号全マルチバイブレー
タ３へ入力し、出力時間制御部７から任意の出力時間を
選択し、ＷＡＩＴ信号線４會通して、ＣＰＵ部５へ与え
られる。
このＣＰＵ部５へ与えられた信号は、第３図のＷＡＩＴ
信号となり、ＣＰＵ部クロックに同期して、サンプリン
グされ、前記ＷＡＩＴ信号がアクティブな期間、ＣＰＵ
１の実行バスサイクル中にＷＡＩＴ期間が挿入される。
信号となり、ＣＰＵ部クロックに同期して、サンプリン
グされ、前記ＷＡＩＴ信号がアクティブな期間、ＣＰＵ
１の実行バスサイクル中にＷＡＩＴ期間が挿入される。
これによりＣＰＵ部の処理速度は任意の時間、遅延する
ことが出来る。又第１図と第２図を併用すると、任意の
周期で、任意の時間、ＣＰＵ部の処理速度を遅延するこ
とが出来る。
ことが出来る。又第１図と第２図を併用すると、任意の
周期で、任意の時間、ＣＰＵ部の処理速度を遅延するこ
とが出来る。
Ｃ発明の効果）
以上説明したように、本発明によれば、ＣＰＵ部の周辺
回路又ソフトウェア金変更せず、ＣＰＵ部の処理速度を
一時停止させる制御回路を追加することで情報処理装置
の実行速度を任意に遅延させることが出来る。
回路又ソフトウェア金変更せず、ＣＰＵ部の処理速度を
一時停止させる制御回路を追加することで情報処理装置
の実行速度を任意に遅延させることが出来る。
第１図、第２図は本発明の第１および第２の実施例のブ
ロック図、第３図は本実施例のＣＰＵ部のクロックとＷ
ＡＩＴ信号のタイミングチャートである。図において、
１・・・・・・周波数制御部、なｆ・・・・・・発振部
、峰・・・・・・マルチバイブレータ、ｄ−−ＷＡ Ｉ
Ｔ信号線、５・・・・・・ＣＰＵ部、６・・・・・・
発振部、７・・・・・・出力時間制御部、である。
ロック図、第３図は本実施例のＣＰＵ部のクロックとＷ
ＡＩＴ信号のタイミングチャートである。図において、
１・・・・・・周波数制御部、なｆ・・・・・・発振部
、峰・・・・・・マルチバイブレータ、ｄ−−ＷＡ Ｉ
Ｔ信号線、５・・・・・・ＣＰＵ部、６・・・・・・
発振部、７・・・・・・出力時間制御部、である。
Claims (1)
- 情報を処理するＣＰＵ部と、このＣＰＵ部の処理をこの
ＣＰＵ部の命令実行シーケンスとは無関係に任意の周期
で任意の時間、一時停止させる信号を発生する信号発生
部と、前記ＣＰＵ部の処理を一時停止させる信号の周期
あるいはその信号の出力時間を可変するための手段とを
有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024731A JPS61184638A (ja) | 1985-02-12 | 1985-02-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024731A JPS61184638A (ja) | 1985-02-12 | 1985-02-12 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184638A true JPS61184638A (ja) | 1986-08-18 |
Family
ID=12146292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60024731A Pending JPS61184638A (ja) | 1985-02-12 | 1985-02-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184638A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61246840A (ja) * | 1985-03-29 | 1986-11-04 | Fujitsu Ltd | 情報処理装置の性能調整方式 |
| JPH01315828A (ja) * | 1988-06-15 | 1989-12-20 | Fujitsu Ltd | 情報処理装置の性能調整制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50157033A (ja) * | 1974-06-08 | 1975-12-18 |
-
1985
- 1985-02-12 JP JP60024731A patent/JPS61184638A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50157033A (ja) * | 1974-06-08 | 1975-12-18 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61246840A (ja) * | 1985-03-29 | 1986-11-04 | Fujitsu Ltd | 情報処理装置の性能調整方式 |
| JPH01315828A (ja) * | 1988-06-15 | 1989-12-20 | Fujitsu Ltd | 情報処理装置の性能調整制御方式 |
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