JPS61260770A

JPS61260770A - 同期制御回路

Info

Publication number: JPS61260770A
Application number: JP60100519A
Authority: JP
Inventors: Yoshiyuki Goto; 後藤　佳之
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-05-14
Filing date: 1985-05-14
Publication date: 1986-11-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、画像入力装置等の、タイミング信号生成回路
を入力同期信号へ同期させる同期制御回路に関するもの
である。

（従来の技術）画像入力装置において、映像信号を画像データとして画
像メモリへ記憶させる場合、映像信号とともに入力され
る同期信号に対して画像入力装置のタイミング回路を同
期させながら画像入力処理をする必要がある。

従来は、このような同期手段として、ＰＬＬ回路を用い
てタイミング回路のクロックの周波数と位相を調整する
方法と、簡易な方法として、第２図に示すように同期信
号によってタイミング回路２０１．２０２を単純にリセ
ットすることにより同期をとる方法があった。なお同図
において２０３は発振回路、２０４は水平同期入力、２
０５は垂直同期久方、２０６は水平タイミング回路のク
ロック端子、２０７はリセット端子であり２０８は出力
端子である。また２０９は垂直タイミング回路のクロッ
ク端子、２１０はリセット端子であり２１１は出力端子
である。

（発明が解決しようとする問題点）従来の方法で、後者のＰＬＬ回路を使わない方法は、前
者のＰＬＬを使う方法に比べて、回路が簡単で、かつデ
ジタル回路だけで構成できるが、タイミング回路の状態
とは無関係に同期信号によりタイミング回路をリセット
するため、タイミング回路の同期性が失われる。特に、
画像入力装置の画像メモリとしてＤＲＡＭ　（ダイナミ
ックメモリ）を用いるとき、タイミング回路の周期性が
失なわれることは、ＤＲＡＭのアクセスサイクルの周期
性が失われることにつながり、データの破壊が生じたり
して非常に問題となる。

第５図は従来の同期制御方法によるＤＲＡＭアクセスサ
イクルの初期化状態を示すタイミング図である。

本発明の目的は、従来の欠点を解消し、簡易な構成で、
タイミング回路の周期性を維持しながら、タイミング回
路を同期信号によりリセットする方法で同期制御を行な
うことを可能とする同期制御回路を提供することである
。

（問題点を解決するための手段）本発明の同期制御回路は、初期値設定信号により定数値
を初期設定することができるカウンタ回路と、入力同期
パルスが入力され、かつ、前記カウンタ回路の出力値が
ある条件値になったときだけ、前記カウンタ回路へ初期
値設定信号を送るように制御するゲート回路よりなるも
のである。

また、初期値設定信号を制御するカウンタ回路の出力条
件値に、ある一定の幅を持たせたものである。

（作　用）本発明は、入力同期パルスがカウンタ回路の状態とは無
関係にカウンタ回路を初期化してカウンタ回路の周期性
を失うことがないようにしながら、入力同期パルスに同
期したカウンタ動作をカウンタ回路に行なわせるもので
ある。

（実施例）本発明の一実施例を第１図および第３図、第４図に基づ
いて説明する。

第１図は本発明の同期制御回路の回路図である。

同図において、１０１は発振回路、１０２はカウンタ回
路で、初期値入力端子（Ａ、　Ｂ、　Ｃ）　１０３，１
．０４゜１０５および出力端子（ＱＡ、Ｑｌｌ、ＱＣ）
１０６，１０７，１０８ならびにクロック入力１０９、
初期値設定端子（ロード信号入力端子）１１０を有し、
１１１はゲート回路で、出力端子１１２、カウンタ出力
からの入力端子１１３，１１４ならびに同期信号入力１
１５を有する。

第１図の実施例では、カウンタ回路１０２の初期設定値
は（Ａ、Ｂ、Ｃ）＝　（１，１，１）すなわち出力値は
（ＱＡ、ＱＩｌ、Ｑｃ）＝（１，１，１）とし、同期信
号が、ゲート回路１１１を通過してカウンタ回路１０２
へ初期設定信号（ロード信号）として与えられる条件（
以下ゲート条件と略す）は、カウンタ回路１０２の出力
が（ＱＡ、Ｑｌ、ＱＣ）＝　（１，ｉ、　ｉ）または（
１，１，１）のとき、すなわち（ＱＡ、ＱＢ）＝（１，
１）のときとする。

また実施例の回路図では、タイミング周期は８クロツク
とし、説明のため、実際のタイミング作成回路部は省略
している。

実施例の回路動作を第３図のタイミング図で説明する。

同図において、第１クロツクから第８クロツクまでが通
常の１周期で、ロード信号が１の間はこの通常周期で動
作する。第１０クロツクの直前で同一４＝期信号が入力されたとする。このとき、カウンタ回路１
０２の出力値（ＱＡ、Ｑｌ、Ｑｃ）はゲート条件に合致
しないので、ロード信号は０とはならずカウンタ回路１
０２は初期設定動作をしない。そして第１５クロツクで
初めて（ＱＡ、Ｑｌｌ）＝　（１，１）となるので同期
信号はゲート回路１１１を通過してカウンタ回路１０２
へ初期設定信号（ロード信号＝Ｏ）として与えられ、カ
ウンタ回路１０２は初期設定動作を第１６クロツクから
開始する。初期設定により、カウンタ回路１０２の出力
は、（ＯＡ、ＱＢ、ＱＣ）＝　（１、１，ｉ）となるが
、この値は、ゲート条件（ＱＡ、Ｑｌ）　”　（１。

１）に合致しているので、同期信号が入力されている間
ずつとカウンタ回路１０２は初期設定動作を繰り返す。

そして、同期信号が入力されなくなったときにこの初期
設定動作は終了し、第２０クロツクからは通常の動作に
もどる。したがって、この回路は同期信号の立ち下がり
に同期して通常動作を開始する。また、同期信号が入っ
てきたときに、すでにカウンタ回路１０２の出力が（Ｑ
Ａ、Ｑｌｌ）　＝　（１。

１）になっていたとする（第３図（２））。

この状態では同期信号は即座にゲート回路１１１を通過
してカウンタ回路１０２へ初期値設定信号として与えら
れ、カウンタ回路１０２は第１０クロツクから初期設定
動作に入る。第３図（１）の場合と同様に、同期信号が
入力されている間（第１０ないし第１９クロツク）は初
期設定動作を繰り返し、同期信号が立ち下がったときに
、それに同期して通常動作を開始する（第２０クロツク
）。

次に、本発明の特徴である同期信号がゲート回路１１１
を通過する条件のカウンタ出力値に幅を持たせである点
について説明する。

ゲート回路やカウンタ回路を扱うとき、必らずその出力
の入力に対する遅延時間や、入力の回路動作に対するセ
ットアツプ時間などを考慮しなければならない。第１図
に示す、本発明の回路で考えると、カウンタ回路１０２
のクロックが入力されてから出力されるまでの遅延時間
ｔ。０、クロックが入力されるまでにロード入力を確定
させておかなければならないセットアツプ時間ｔｓｕ、
ゲート回路１１１の入出力の遅延時間ｔ□２、配線の遅
延時間ｔ。３、などがある。もし第４図（１）で、ゲー
ト条件が（ＱＡ、Ｑｌｌ、ＱＣ）＝　（１、１、１）だ
けであって、クロック周期ｔｃｙｃに対して、１ｃｙｃ　　（ｊｐｄ□＋ｊｐｄ２　＋　ｔｙｄ３）＜
ｔＨ＋であったとすると、第１６クロツクでカウンタ回
路１０２の出力値が（ＱＡ、ＱＢ、ＱＣ）＝　（１，１
、１）になってゲート条件が成立して同期信号がロード
信号としてカウンタ回路へ与えられても、ロード信号が
、カウンタ回路１０２の第１７クロツクに対するセット
アツプ時間を満たさないために、カウンタ回路１０２に
はロード信号とは認識されず、カウンタ回路１０２は次
の動作に移ってしまう。すなわち、初期設定動作に入ら
ず、通常のカウント動作を続けて、出力値が（ＱＡ、Ｑ
Ｂ、ＱＣ）＝　（０，Ｏ，Ｏ）になり、結局、ゲート条
件も成立しなくなって、同期信号は全く無視されてしま
う結果となる。しかし、本発明のように、ゲート条件に
一定の幅を持たせることにより、第４図（２）のように
、カウンタ回路１０２の出力値が（ＱＡ、Ｑｓ、Ｑｃ）
＝　（１，１，０）のとき、第１６クロツクでカウンタ
回路１０２にロード信号が認識されなくとも、続＜　（
ＱＡ、Ｑｌ、Ｑ、、）＝　（ｉ　、　１　。

１）のとき、第１７クロツクでロード信号が認識されて
初期化動作に移り、第３図（１）と同様に、あたかも第
１６クロツクから初期化動作に移ったかのようにまった
く同じ動作を行ない、同期処理が行なわれる。

（発明の効果）本発明によれば、きわめて簡単な回路により、タイミン
グ回路の同期性を失わせずに、同期制御を行なうことが
でき、実用的に非常に有用である。

【図面の簡単な説明】

第１図は本発明の一実施例による同期制御回路の回路図
、第２図は従来の画像入力装置の同期制御方法を示すブ
ロック図、第３図および第４図は本発明の同期制御回路
のタイミング図、第５図は従来の同期制御方法によるＤ
ＲＡＭアクセスサイクルの初期化状態を示すタイミング
図である。１０１．２０３　　・　発振回路、１０２・・・カウン
タ回路、１０３．１０４，１０５・・・初期値入力端子
、１０６，１０７゜１０８・・・出力端子、１０９・・
・クロック入力、１１０・・・初期値設定端子、１１１
・・・ゲート回路、１１２・・・出力端子、１１３，１
１４・・・入力端子、１１５・・・同期信号入力、２０
１，２０２・・・タイミング回路、２０４・・　水平同
期入力、２０５・・・垂直同期入力、２０６・・・水平
タイミング回路のクロック端子、２０７・・・水平タイ
ミング回路のリセット端子、２０８・・・水平タイミン
グ回路の出力端子、２０９・・・垂直タイミング回路の
クロック端子、２１０・・・垂直タイミング回路のリセ
ット端子、２１１・・・垂直タイミング回路の出力端子
。

Claims

【特許請求の範囲】

（１）初期値設定信号により定数値を初期設定すること
ができるカウンタ回路と、入力同期パルスが入力され、
かつ、前記カウンタ回路の出力値がある条件になったと
きだけ、前記カウンタ回路へ初期値設定信号を送るよう
に制御するゲート回路とよりなることを特徴とする同期
制御回路。
（２）初期値設定信号を制御するカウンタ回路の出力条
件値に、ある一定の幅を持たせたことを特徴とする特許
請求の範囲第（１）項記載の同期制御回路。