JP2692071B2 - 位相同期パルス発生回路 - Google Patents
位相同期パルス発生回路Info
- Publication number
- JP2692071B2 JP2692071B2 JP62040344A JP4034487A JP2692071B2 JP 2692071 B2 JP2692071 B2 JP 2692071B2 JP 62040344 A JP62040344 A JP 62040344A JP 4034487 A JP4034487 A JP 4034487A JP 2692071 B2 JP2692071 B2 JP 2692071B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- value
- phase
- input
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデイジタル回路に係り、特に基準入力信号に
位相同期したパルスを発生させる位相同期パルス発生回
路に関するものである。 〔従来の技術〕 従来、この種の位相同期パルス発生回路は、基準入力
信号でカウンタをロードする方法，あるいは基準入力信
号でカウンタにリセツトをかける方法により基準入力信
号に位相合わせする構成となつていた。 〔発明が解決しようとする問題点〕 上述した従来の位相同期パルス発生回路では、基準入
力信号でカウンタをロードあるいはリセツトする構成と
なつているので、基準信号の周期が所望のパルス周期よ
りも短い場合には分周するなどの方法により所望のパル
ス周期と同じかそれ以上の周期としたうえで基準入力信
号とする必要があるという問題点があつた。一方、基準
入力信号でカウンタをロードする方法では、ロード値と
カウンタの初期値とが一致する必要があり、また、基準
入力信号でカウンタにリセツトをかける方法ではカウン
ト値の範囲内に０が入ることになるという制約条件があ
り、カウント値の範囲を任意に設定できないという問題
があった。本発明はこのような課題を解決するものであ
り、基準信号の位相とカウンタの位相とを同期すること
ができ、かつ、カウンタにおけるカウント値の範囲を任
意に設定することができる位相同期パルス発生回路を提
供することを目的とする。 〔問題点を解決するための手段〕 本発明の位相同期パルス発生回路は、初期値ロード機
能をもつ同期式カウンタと、入力が上記カウンタの出力
に接続され出力がそのカウンタのロード入力に接続さ
れ、カウンタから入力された値が最終値になるとロード
信号を出力するロードタイミング制御回路と、所定の周
期を持った基準信号を入力とし、カウンタの値が最終値
のときに供給された基準信号の位相が、所定の期待値と
等しいか否かを判定し、両者が等しい場合はカウンタの
初期値の最下位ビットと同じ値をカウンタの入力端子に
出力し、両者が等しくない場合はカウンタの初期値の最
下位ビットを反転した値をカウンタの入力端子に出力す
る判定回路とを備えてなるようにしたものである。 〔作 用〕 本発明においては、カウンタが最終値を示した時点に
おける基準信号の位相を調べ、その基準信号の位相が期
待値通りなら初期値を，期待値と異なるときは正規の初
期値の最下位ビツトを反転した値をカウンタの初期値と
してロードすることでカウンタの位相を基準信号の位相
に同期させる。 〔実施例〕 以下、図面に基づき本発明の実施例を詳細に説明す
る。 第１図は本発明の一実施例を示すブロツク図である。 図において、１はカウンタ、２は入力がこのカウンタ
１の出力OUTに接続され出力がカウンタ１のロード入力L
Dに接続されたロードタイミング制御回路、３は所定の
ビット数で構成されたデジタル信号である基準信号４を
入力とし出力が上記カウンタ１の初期値入力の最下位ビ
ツトに接続された判定回路である。そして、５は初期値
入力の最下位ビツトを示し、６はカウンタ１の出力、７
はロード信号を示す。 つぎにこの第１図に示す実施例の動作を第２図を参照
して説明する。 第２図は第１図の動作説明に供するタイムチヤート
で、（ａ）は位相同期時を示したものであり、（ｂ）は
位相引込み過程の例を示したものである。そして、
（イ）はカウンタ１におけるカウント値を示し、（ロ）
はロード信号、（ハ）は基準信号を示す。なお、C1′は
カウント値C1の最下位ビツトを反転したものである。 まず、カウンタ１は図示しないクロックが供給されて
このクロックをカウントし、かつ、初期値ロード機能を
もつ同期式カウンタであり、ロードタイミング制御回路
２はこのカウンタ１からカウンタ出力６を得てカウント
値がCnとなつた時点でロード信号７を発生する。そし
て、カウンタ１の初期ロード値がもしカウント値C1に固
定されていたとすると、カウンタ１はカウント値C1,C2,
……,Cnの値を繰り返すことになる。 本発明の位相同期パルス発生回路においては、カウン
タ１の初期値入力の最下位ビツト５は判定回路３に接続
されている。この判定回路３は所定の期待値rnが予め設
定され、外部から基準信号４を得て、その基準信号４の
位相を調べ位相同期時にカウンタ１がカウント値Cnを指
しているときの基準信号位相の期待値rnに等しいかどう
かを判定する。そして、期待値rnに等しい場合はカウン
ト値C1の最下位ビツトと同じ値を出力し、期待値rnに等
しくない場合にはカウント値C1の最下位ビツトを反転し
た値を出力する（以下、カウント値C1で最下位ビツトを
反転した値をC1′と呼称する）。 第２図（ａ）に示すように、位相同期時には（イ）に
示すカウント値がCnのとき、（ロ）に示すロード信号が
アクティブになる。このとき基準信号の位相はrnであ
り、判定回路３は、C1の最下位ビットと同じ値のビット
５を出力する。ところで、判定回路３の出力端子はカウ
ンタ１の入力端子の最下位ビット（IN0）に接続されて
いる。そのため、C1の最下位ビットはビット５に置き換
えられる。しかし、前記の通りビット５とC1の最下位ビ
ットは同じであるため、カウント値Cnの次のカウント値
はC1となる。以下、この繰り返しでカウンタ１はC1,C2,
………,Cnの値を繰り返す。 一方、第２図（ｂ）に示すように、位相ずれが起きて
いてカウント値がCnのときの基準信号位相がrnでないと
きには、ビット５はC1の最下位ビットを反転させた値で
あり、C1の最下位ビットはビット５に置き換えられて初
期ロード値はC1′となり、カウンタ１の周期が“1"だけ
増加または減少する。そして、この第２図（ｂ）は、C
1′＝C1−１でカウンタ周期が“1"だけ増加する態様を
示している。 このカウンタ周期の増減によりカンウタ１の位相遅れ
または位相進みが発生し、最終的に基準信号の位相に同
期した時点でカウンタ１の位相は安定となり、以降、定
常的にC1,C2,………,Cnの値を繰り返す。以上のプロセ
スによりカウンタ１の位相を基準信号の位相に同期させ
ることができ、基準信号４に位相同期したパルス（カウ
ント値６）をカウンタ１から出力させることができる。 そして、本発明の位相同期パルス発生回路では、カン
ウタが最終値を指している時点で基準信号の位相が期待
値通りであるかどうかだけを見ているので、基準信号の
周期はカウンタの周期より短かくても差支えない。ま
た、カント値C1〜Cnは任意の範囲に設定できるという利
点がある。 〔発明の効果〕 以上説明したように、本発明によれば、カウンタが最
終値を示した時点における基準信号の位相を調べ、その
基準信号の位相が期待値通りなら正規の初期値を，期待
値と異なる時は正規の初期値の最下位ビツトを反転した
値をカウタの初期値としてロードすることでカウンタの
位相を基準信号の位相に同期させることにより、カウン
タの動く範囲が任意に設定でき、また、カウンタ周期よ
りも短い周期の基準信号にも位相同期可能な位相同期パ
ルス発生回路を実現することができる効果がある。
位相同期したパルスを発生させる位相同期パルス発生回
路に関するものである。 〔従来の技術〕 従来、この種の位相同期パルス発生回路は、基準入力
信号でカウンタをロードする方法，あるいは基準入力信
号でカウンタにリセツトをかける方法により基準入力信
号に位相合わせする構成となつていた。 〔発明が解決しようとする問題点〕 上述した従来の位相同期パルス発生回路では、基準入
力信号でカウンタをロードあるいはリセツトする構成と
なつているので、基準信号の周期が所望のパルス周期よ
りも短い場合には分周するなどの方法により所望のパル
ス周期と同じかそれ以上の周期としたうえで基準入力信
号とする必要があるという問題点があつた。一方、基準
入力信号でカウンタをロードする方法では、ロード値と
カウンタの初期値とが一致する必要があり、また、基準
入力信号でカウンタにリセツトをかける方法ではカウン
ト値の範囲内に０が入ることになるという制約条件があ
り、カウント値の範囲を任意に設定できないという問題
があった。本発明はこのような課題を解決するものであ
り、基準信号の位相とカウンタの位相とを同期すること
ができ、かつ、カウンタにおけるカウント値の範囲を任
意に設定することができる位相同期パルス発生回路を提
供することを目的とする。 〔問題点を解決するための手段〕 本発明の位相同期パルス発生回路は、初期値ロード機
能をもつ同期式カウンタと、入力が上記カウンタの出力
に接続され出力がそのカウンタのロード入力に接続さ
れ、カウンタから入力された値が最終値になるとロード
信号を出力するロードタイミング制御回路と、所定の周
期を持った基準信号を入力とし、カウンタの値が最終値
のときに供給された基準信号の位相が、所定の期待値と
等しいか否かを判定し、両者が等しい場合はカウンタの
初期値の最下位ビットと同じ値をカウンタの入力端子に
出力し、両者が等しくない場合はカウンタの初期値の最
下位ビットを反転した値をカウンタの入力端子に出力す
る判定回路とを備えてなるようにしたものである。 〔作 用〕 本発明においては、カウンタが最終値を示した時点に
おける基準信号の位相を調べ、その基準信号の位相が期
待値通りなら初期値を，期待値と異なるときは正規の初
期値の最下位ビツトを反転した値をカウンタの初期値と
してロードすることでカウンタの位相を基準信号の位相
に同期させる。 〔実施例〕 以下、図面に基づき本発明の実施例を詳細に説明す
る。 第１図は本発明の一実施例を示すブロツク図である。 図において、１はカウンタ、２は入力がこのカウンタ
１の出力OUTに接続され出力がカウンタ１のロード入力L
Dに接続されたロードタイミング制御回路、３は所定の
ビット数で構成されたデジタル信号である基準信号４を
入力とし出力が上記カウンタ１の初期値入力の最下位ビ
ツトに接続された判定回路である。そして、５は初期値
入力の最下位ビツトを示し、６はカウンタ１の出力、７
はロード信号を示す。 つぎにこの第１図に示す実施例の動作を第２図を参照
して説明する。 第２図は第１図の動作説明に供するタイムチヤート
で、（ａ）は位相同期時を示したものであり、（ｂ）は
位相引込み過程の例を示したものである。そして、
（イ）はカウンタ１におけるカウント値を示し、（ロ）
はロード信号、（ハ）は基準信号を示す。なお、C1′は
カウント値C1の最下位ビツトを反転したものである。 まず、カウンタ１は図示しないクロックが供給されて
このクロックをカウントし、かつ、初期値ロード機能を
もつ同期式カウンタであり、ロードタイミング制御回路
２はこのカウンタ１からカウンタ出力６を得てカウント
値がCnとなつた時点でロード信号７を発生する。そし
て、カウンタ１の初期ロード値がもしカウント値C1に固
定されていたとすると、カウンタ１はカウント値C1,C2,
……,Cnの値を繰り返すことになる。 本発明の位相同期パルス発生回路においては、カウン
タ１の初期値入力の最下位ビツト５は判定回路３に接続
されている。この判定回路３は所定の期待値rnが予め設
定され、外部から基準信号４を得て、その基準信号４の
位相を調べ位相同期時にカウンタ１がカウント値Cnを指
しているときの基準信号位相の期待値rnに等しいかどう
かを判定する。そして、期待値rnに等しい場合はカウン
ト値C1の最下位ビツトと同じ値を出力し、期待値rnに等
しくない場合にはカウント値C1の最下位ビツトを反転し
た値を出力する（以下、カウント値C1で最下位ビツトを
反転した値をC1′と呼称する）。 第２図（ａ）に示すように、位相同期時には（イ）に
示すカウント値がCnのとき、（ロ）に示すロード信号が
アクティブになる。このとき基準信号の位相はrnであ
り、判定回路３は、C1の最下位ビットと同じ値のビット
５を出力する。ところで、判定回路３の出力端子はカウ
ンタ１の入力端子の最下位ビット（IN0）に接続されて
いる。そのため、C1の最下位ビットはビット５に置き換
えられる。しかし、前記の通りビット５とC1の最下位ビ
ットは同じであるため、カウント値Cnの次のカウント値
はC1となる。以下、この繰り返しでカウンタ１はC1,C2,
………,Cnの値を繰り返す。 一方、第２図（ｂ）に示すように、位相ずれが起きて
いてカウント値がCnのときの基準信号位相がrnでないと
きには、ビット５はC1の最下位ビットを反転させた値で
あり、C1の最下位ビットはビット５に置き換えられて初
期ロード値はC1′となり、カウンタ１の周期が“1"だけ
増加または減少する。そして、この第２図（ｂ）は、C
1′＝C1−１でカウンタ周期が“1"だけ増加する態様を
示している。 このカウンタ周期の増減によりカンウタ１の位相遅れ
または位相進みが発生し、最終的に基準信号の位相に同
期した時点でカウンタ１の位相は安定となり、以降、定
常的にC1,C2,………,Cnの値を繰り返す。以上のプロセ
スによりカウンタ１の位相を基準信号の位相に同期させ
ることができ、基準信号４に位相同期したパルス（カウ
ント値６）をカウンタ１から出力させることができる。 そして、本発明の位相同期パルス発生回路では、カン
ウタが最終値を指している時点で基準信号の位相が期待
値通りであるかどうかだけを見ているので、基準信号の
周期はカウンタの周期より短かくても差支えない。ま
た、カント値C1〜Cnは任意の範囲に設定できるという利
点がある。 〔発明の効果〕 以上説明したように、本発明によれば、カウンタが最
終値を示した時点における基準信号の位相を調べ、その
基準信号の位相が期待値通りなら正規の初期値を，期待
値と異なる時は正規の初期値の最下位ビツトを反転した
値をカウタの初期値としてロードすることでカウンタの
位相を基準信号の位相に同期させることにより、カウン
タの動く範囲が任意に設定でき、また、カウンタ周期よ
りも短い周期の基準信号にも位相同期可能な位相同期パ
ルス発生回路を実現することができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロツク図、第２図は
第１図の動作説明に供するタイムチヤートである。 １……カウンタ、２……ロードタイミング制御回路、３
……判定回路。
第１図の動作説明に供するタイムチヤートである。 １……カウンタ、２……ロードタイミング制御回路、３
……判定回路。
Claims (1)
- (57)【特許請求の範囲】 １．初期値ロード機能をもつ同期式カウンタと、 入力が前記カウンタの出力に接続され出力が該カウンタ
のロード入力に接続され、カウンタから入力された値が
最終値になるとロード信号を出力するロードタイミング
制御回路と、 所定の周期を持った基準信号を入力とし、カウンタの値
が最終値のときに供給された基準信号の位相が、所定の
期待値と等しいか否かを判定し、両者が等しい場合はカ
ウンタの初期値の最下位ビットと同じ値をカウンタの入
力端子に出力し、両者が等しくない場合はカウンタの初
期値の最下位ビットを反転した値をカウンタの入力端子
に出力する判定回路と を備えてなることを特徴とする位相同期パルス発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040344A JP2692071B2 (ja) | 1987-02-25 | 1987-02-25 | 位相同期パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040344A JP2692071B2 (ja) | 1987-02-25 | 1987-02-25 | 位相同期パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63209222A JPS63209222A (ja) | 1988-08-30 |
| JP2692071B2 true JP2692071B2 (ja) | 1997-12-17 |
Family
ID=12578013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040344A Expired - Lifetime JP2692071B2 (ja) | 1987-02-25 | 1987-02-25 | 位相同期パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692071B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883435A (ja) * | 1981-11-12 | 1983-05-19 | Nec Corp | パルス・スワロ−分周回路 |
| JPS5994444U (ja) * | 1982-12-15 | 1984-06-27 | 三洋電機株式会社 | ２モジユラスプリスケ−ラ |
| JPS61224521A (ja) * | 1985-03-29 | 1986-10-06 | Oki Electric Ind Co Ltd | 位相同期回路 |
-
1987
- 1987-02-25 JP JP62040344A patent/JP2692071B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63209222A (ja) | 1988-08-30 |
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