JPS6253530A - Ｔｄｍａ通信装置の制御用情報発生回路 - Google Patents
Ｔｄｍａ通信装置の制御用情報発生回路Info
- Publication number
- JPS6253530A JPS6253530A JP19303485A JP19303485A JPS6253530A JP S6253530 A JPS6253530 A JP S6253530A JP 19303485 A JP19303485 A JP 19303485A JP 19303485 A JP19303485 A JP 19303485A JP S6253530 A JPS6253530 A JP S6253530A
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- JP
- Japan
- Prior art keywords
- circuit
- frame
- control information
- tdma
- output
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時分割多元接続（以下「ＴＤＭＡ Ｊという。
）通信方式に参加している各局が、送受するバースト状
データを送信あるいは受信処理する通信装置に関し、特
に上記バースト状データを処理するためのデータ制御用
情報を発生する装置に関する。
データを送信あるいは受信処理する通信装置に関し、特
に上記バースト状データを処理するためのデータ制御用
情報を発生する装置に関する。
従来、この種のデータ制御用情報発生回路は、第２図に
示されるように、クロック信号２０１とＴＤＭＡフレー
ム同期用信号２０２を入力し、フレーム内の位相を定義
するフレーム計数回路１３と。
示されるように、クロック信号２０１とＴＤＭＡフレー
ム同期用信号２０２を入力し、フレーム内の位相を定義
するフレーム計数回路１３と。
バースト制御用情報２０７及びこの情報を発生するＴＤ
ＭＡフレーム内の時間全指定するＴＤＭＡフレーム内時
間情報２０５全一対で記憶している回線プラン記憶回路
１６と２回線プラン記憶回路１６の読出しアドレス２０
６ ’ｉ発生するアドレス計数回路１５と、フレーム計
数回路出力２０３及び回線プラン記憶回路出力としての
ＴＤＭＡフレーム内時間情報２０５を入力し、前記２つ
の入力が指示する値が一致すると、一致信号２０４ヲ出
力する比較回路１４よシ構成され、前記比較回路出力２
０４を前記記憶回路の読み出しアドレスを指示するアド
レス計数回路１５のクロックとして使用する事によシア
ドレス計数回路１５の計数値を進め。
ＭＡフレーム内の時間全指定するＴＤＭＡフレーム内時
間情報２０５全一対で記憶している回線プラン記憶回路
１６と２回線プラン記憶回路１６の読出しアドレス２０
６ ’ｉ発生するアドレス計数回路１５と、フレーム計
数回路出力２０３及び回線プラン記憶回路出力としての
ＴＤＭＡフレーム内時間情報２０５を入力し、前記２つ
の入力が指示する値が一致すると、一致信号２０４ヲ出
力する比較回路１４よシ構成され、前記比較回路出力２
０４を前記記憶回路の読み出しアドレスを指示するアド
レス計数回路１５のクロックとして使用する事によシア
ドレス計数回路１５の計数値を進め。
データ列に対応するデータ制御用情報２０７ｔＴＤＭＡ
フレーム内時間情報２０５と共に順次１回線プラン記憶
回路１６から出力するという動作になっていた。
フレーム内時間情報２０５と共に順次１回線プラン記憶
回路１６から出力するという動作になっていた。
上述した従来の制御用情報発生回路は２回線プラン記憶
回路１６の一方の出力としてのＴＤＭＡフレーム内時間
情報２０５ヲ比較回路１４の入力とし、この情報とフレ
ーム計数回路出力２０３の値が一致した場合に一致信号
２０４全出力し２回線プラン記憶回路１６の読み出しア
ドレス全制御するアドレス計数回路１５のカウント値を
１ステップ進め、その結果２回線プラン記憶回路１６内
の次のアドレスに指定された情報が出力されるという動
作が実行されるため、この回路全構成する回線プラン記
憶回路１６のアドレス指定が指定されてからＴＤＭＡフ
レーム内時間情報２０５が出力されるまでの遅延と、比
較回路１４の遅延及びアドレス計数回路１５の遅延が加
算される動作となる為、連続する２つのアドレスにて指
定されるＴＤＭＡフレーム内時間情報２０５の最少間隙
に制限が生じるという欠点がある。
回路１６の一方の出力としてのＴＤＭＡフレーム内時間
情報２０５ヲ比較回路１４の入力とし、この情報とフレ
ーム計数回路出力２０３の値が一致した場合に一致信号
２０４全出力し２回線プラン記憶回路１６の読み出しア
ドレス全制御するアドレス計数回路１５のカウント値を
１ステップ進め、その結果２回線プラン記憶回路１６内
の次のアドレスに指定された情報が出力されるという動
作が実行されるため、この回路全構成する回線プラン記
憶回路１６のアドレス指定が指定されてからＴＤＭＡフ
レーム内時間情報２０５が出力されるまでの遅延と、比
較回路１４の遅延及びアドレス計数回路１５の遅延が加
算される動作となる為、連続する２つのアドレスにて指
定されるＴＤＭＡフレーム内時間情報２０５の最少間隙
に制限が生じるという欠点がある。
本発明の制御用情報発生回路は、クロック及びフレーム
同期用信号全入力とし、バースト状データの処理を実行
するだめのＴＤＭＡフレーム内時間軸を定義するフレー
ム計数回路及びフレーム計数回路出力をアドレス入力と
して、あらかじめ指定されたＴＤＭＡフレーム内時間帯
に於いてデータ制御用情報を発生時間が先行するものか
ら順次、出力する手段を備えることを特徴とする。
同期用信号全入力とし、バースト状データの処理を実行
するだめのＴＤＭＡフレーム内時間軸を定義するフレー
ム計数回路及びフレーム計数回路出力をアドレス入力と
して、あらかじめ指定されたＴＤＭＡフレーム内時間帯
に於いてデータ制御用情報を発生時間が先行するものか
ら順次、出力する手段を備えることを特徴とする。
次に本発明の実施例を図面を参照して説明する。
第１図は２本発明による制御用情報発生回路の一実施例
の構成を示したブロック図である。
の構成を示したブロック図である。
フレーム計数回路３はクロック信号１０１及びフレーム
同期用信号１０２ ｆｔ入力し、信号１０２でリセット
され、信号１０１ヲ計数することによシ。
同期用信号１０２ ｆｔ入力し、信号１０２でリセット
され、信号１０１ヲ計数することによシ。
バースト状データの処理をするためのＴＤＭＡフレーム
内時間軸を定義し、フレーム内時間情報１０３ヲ出力す
る。回線プラン記憶回路４は、フレーム内時間情報１０
３ヲアドレス入力とし、フレーム内時間の先行するもの
から順次バースト状データ処理を実行するだめの、あら
かじめ指定されへ制御用情報１０４′ｆ：発生出力する
。
内時間軸を定義し、フレーム内時間情報１０３ヲ出力す
る。回線プラン記憶回路４は、フレーム内時間情報１０
３ヲアドレス入力とし、フレーム内時間の先行するもの
から順次バースト状データ処理を実行するだめの、あら
かじめ指定されへ制御用情報１０４′ｆ：発生出力する
。
以上説明したように本発明は、フレーム計数回路出力を
バースト状データ処理に必要な制御用情報発生時間の先
行するものから順次、該当する時間帯にあらかじめ記憶
した回線プラン記憶回路のアドレス入力とすることにょ
シ、制御用情報の発生時間間隙に制限を与えることなく
。
バースト状データ処理に必要な制御用情報発生時間の先
行するものから順次、該当する時間帯にあらかじめ記憶
した回線プラン記憶回路のアドレス入力とすることにょ
シ、制御用情報の発生時間間隙に制限を与えることなく
。
又、従来の回路構成に比して２回路規模を著しく小さく
してＴＤＭＡ通信装置の制御用情報発生回路を得ること
を可能とするという独特の効果がある。
してＴＤＭＡ通信装置の制御用情報発生回路を得ること
を可能とするという独特の効果がある。
第１図は本発明によるＴＤＭＡ通信装置の制御用情報発
生回路の一実施例の構成全示したブロック図、第２図は
従来のＴＤＭＡ通信装置の制御用情報発生回路の構成を
示したブロック図である。 １はクロック入力端子、２はフレーム同期用信号入力端
子、３はフレーム計数回路、４は回線プラン記憶回路、
ｌｊ：制御用情報出力端子。 １０１はクロック信号、１０２はフレーム同期用信号、
１０３はフレーム計数回路出力、１０４は制御用情報出
力をそれぞれ表わしている。 第２図
生回路の一実施例の構成全示したブロック図、第２図は
従来のＴＤＭＡ通信装置の制御用情報発生回路の構成を
示したブロック図である。 １はクロック入力端子、２はフレーム同期用信号入力端
子、３はフレーム計数回路、４は回線プラン記憶回路、
ｌｊ：制御用情報出力端子。 １０１はクロック信号、１０２はフレーム同期用信号、
１０３はフレーム計数回路出力、１０４は制御用情報出
力をそれぞれ表わしている。 第２図
Claims (1)
- １、クロック信号とＴＤＭＡフレーム同期信号とを入力
し、ＴＤＭＡフレーム内の時間軸を定義するフレーム計
数回路と、ＴＤＭＡ通信用送信あるいは受信バースト状
データを処理するためのデータ制御用情報が記憶されて
いる回線プラン記憶回路とを備えたＴＤＭＡ通信装置の
制御用情報発生回路に於いて、前記フレーム計数回路出
力を上記回線プラン記憶回路のアドレス入力とし、該フ
レーム計数回路出力が指示するＴＤＭＡフレーム内の時
間位置において順次バースト状データ制御用情報を発生
する事を特徴とするＴＤＭＡ通信装置の制御用情報発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19303485A JPS6253530A (ja) | 1985-09-03 | 1985-09-03 | Ｔｄｍａ通信装置の制御用情報発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19303485A JPS6253530A (ja) | 1985-09-03 | 1985-09-03 | Ｔｄｍａ通信装置の制御用情報発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6253530A true JPS6253530A (ja) | 1987-03-09 |
Family
ID=16301062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19303485A Pending JPS6253530A (ja) | 1985-09-03 | 1985-09-03 | Ｔｄｍａ通信装置の制御用情報発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6253530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6450886B1 (en) | 1999-04-09 | 2002-09-17 | Konami Co., Ltd. | Foot switcher, foot switch sheet and mat for use in the same |
| JP2007035586A (ja) * | 2005-07-29 | 2007-02-08 | Bridgestone Corp | マットスイッチ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776939A (en) * | 1980-10-30 | 1982-05-14 | Mitsubishi Electric Corp | Event pulse generator |
| JPS6016740A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 時分割多方向多重通信方式の時間軸発生方式 |
-
1985
- 1985-09-03 JP JP19303485A patent/JPS6253530A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776939A (en) * | 1980-10-30 | 1982-05-14 | Mitsubishi Electric Corp | Event pulse generator |
| JPS6016740A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 時分割多方向多重通信方式の時間軸発生方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6450886B1 (en) | 1999-04-09 | 2002-09-17 | Konami Co., Ltd. | Foot switcher, foot switch sheet and mat for use in the same |
| JP2007035586A (ja) * | 2005-07-29 | 2007-02-08 | Bridgestone Corp | マットスイッチ |
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