JPS6016740A - 時分割多方向多重通信方式の時間軸発生方式 - Google Patents
時分割多方向多重通信方式の時間軸発生方式Info
- Publication number
- JPS6016740A JPS6016740A JP12443783A JP12443783A JPS6016740A JP S6016740 A JPS6016740 A JP S6016740A JP 12443783 A JP12443783 A JP 12443783A JP 12443783 A JP12443783 A JP 12443783A JP S6016740 A JPS6016740 A JP S6016740A
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- JP
- Japan
- Prior art keywords
- output
- counter
- time
- clock
- communication system
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、一つの親局とこれらの周りに散在する多数の
子局とで構成されるマルチアクセス時分割多方向多重通
信方式（以下ｒＴＤＭＡＴＤＭＡ方式。）に関する。特
に、子局が自局に割当てられたタイムスロットの信号を
送受する時刻の制御に関する。
子局とで構成されるマルチアクセス時分割多方向多重通
信方式（以下ｒＴＤＭＡＴＤＭＡ方式。）に関する。特
に、子局が自局に割当てられたタイムスロットの信号を
送受する時刻の制御に関する。
一般に、ＴＤＭＡ方式では親局と複数の子局との間の距
離はそれぞれ異なるので、親局と子局との間の電波伝搬
時間は一様ではない。このため、親局では子局それぞれ
からの電波が時間的に重ならないように、子局では親局
送信信号内に含まれるフレーム周期信号に同期し、しか
も遅延等価を行った」二で送信する必要があることば公
知の通りである。子局が希望するタイムスロットのみで
送受信を行うためには、ｌフレーム中の各タイムスロッ
トの時間位置を正しく知る必要がある。その他、装置の
内部処理のため、時間の流れに沿って発生さセる必要の
なる制御信号はすべて親局から放送されるフレーム同期
信号に同期しなりればならない。
離はそれぞれ異なるので、親局と子局との間の電波伝搬
時間は一様ではない。このため、親局では子局それぞれ
からの電波が時間的に重ならないように、子局では親局
送信信号内に含まれるフレーム周期信号に同期し、しか
も遅延等価を行った」二で送信する必要があることば公
知の通りである。子局が希望するタイムスロットのみで
送受信を行うためには、ｌフレーム中の各タイムスロッ
トの時間位置を正しく知る必要がある。その他、装置の
内部処理のため、時間の流れに沿って発生さセる必要の
なる制御信号はすべて親局から放送されるフレーム同期
信号に同期しなりればならない。
従来、これら制御信号の時間関係を確保するためにカウ
ンタを用いたタイマが使用され”ζいた。
ンタを用いたタイマが使用され”ζいた。
例えば第１図のように、各受信タイムスロット（Ｔ Ｓ
ｏ 、 Ｔ Ｓ １−・−）の始まり （Ｌｌ、Ｌ２
−”・）を示すタイムスロットパルス（ＴＳパルス）を
発生させる場合、第２図に示ずようにカウンタ３とゲー
ト４．５．７．８．９などを組合せ希望する時間位置を
決めるように構成されていた。従ってタイムスロット（
ＴＳ）の長さく ａ 、 ｂ −−−−）が１フレーム
の中でまちまち例えばａ＞ｂの場合や、装置の内部にて
多種の制御信号を必要とする場合などになると、回路は
膨大になり複雑になるうえ時間位置の変更などに対する
柔軟性に欠りる欠点があった。
ｏ 、 Ｔ Ｓ １−・−）の始まり （Ｌｌ、Ｌ２
−”・）を示すタイムスロットパルス（ＴＳパルス）を
発生させる場合、第２図に示ずようにカウンタ３とゲー
ト４．５．７．８．９などを組合せ希望する時間位置を
決めるように構成されていた。従ってタイムスロット（
ＴＳ）の長さく ａ 、 ｂ −−−−）が１フレーム
の中でまちまち例えばａ＞ｂの場合や、装置の内部にて
多種の制御信号を必要とする場合などになると、回路は
膨大になり複雑になるうえ時間位置の変更などに対する
柔軟性に欠りる欠点があった。
本発明は、上記従来の問題点を解決するものであり、多
種の制御信号をタイムスロットの長さに関係なく自由な
時間位置で発生できるようにするとともに、構成が簡単
で、変更も簡単に行える新しい時間軸発生方式を提供す
ることを目的とする。
種の制御信号をタイムスロットの長さに関係なく自由な
時間位置で発生できるようにするとともに、構成が簡単
で、変更も簡単に行える新しい時間軸発生方式を提供す
ることを目的とする。
本発明は、親局送信信号に含まれるフレーム同期信号に
より同期がとれている子局のクロック用発振器の出力に
よりカウンタが進められ、かつフレーム同期信号により
再スタートするカウンタと、前記カウンタの出力により
順次記憶データが続出されるリードオンリメモリ （Ｒ
ＯＭ）によって構成され、このＲＯＭにあらかじめ各制
御信号の時間位置を記憶させておき、このＲＯＭの記憶
内容を順次読出すことにより、単純な構成で多種類の制
御信号を１フレーム内の時間位置を自由に出力′」るこ
とができ、かつＲＯＭを取り替えるかあるいは書替えれ
ば変更も節単に行える時間軸発生方式を提供するもので
ある。
より同期がとれている子局のクロック用発振器の出力に
よりカウンタが進められ、かつフレーム同期信号により
再スタートするカウンタと、前記カウンタの出力により
順次記憶データが続出されるリードオンリメモリ （Ｒ
ＯＭ）によって構成され、このＲＯＭにあらかじめ各制
御信号の時間位置を記憶させておき、このＲＯＭの記憶
内容を順次読出すことにより、単純な構成で多種類の制
御信号を１フレーム内の時間位置を自由に出力′」るこ
とができ、かつＲＯＭを取り替えるかあるいは書替えれ
ば変更も節単に行える時間軸発生方式を提供するもので
ある。
本発明の実施例を第３図のブロック構成図によって説明
する。親局から受信したデータは入力端子１１を介して
シフトレジスタ１４およびクロック再生回路１５に入力
する。クロック再生回路１５の出力は上記シフトレジス
タ１４のクロック端子に入力する。シフトレジスタ１４
の複数の各段出力は、それぞれ排他的論理和ゲート１３
に入力する。またフレーム同期用基準パターン発生器１
２の出力はそれぞれ上記排他的論理和ゲート１３の他方
の入力に接続される。一方水晶発振器】６の出力は、分
周器であるカウンタ１７に入力する。このカウンタ１７
のリセット入力Ｒおよび前記排他的論理和１３の全出力
はカウンタ１８のリセット人力Ｒに入力する。またカウ
ンタ１７の分周出力は上記カウンタ１８とランチ回路２
０のクロック端子に入力する。上記カウンタ１８の出力
はそれぞれリードオンリメモリ （ＲＯＭ）１９のアク
セス人力に与えられ、その出力は上記ランチ回路２００
Å力端子へ〇〜Ａ４に入力し、その出力端子Ｄ１〜Ｄ５
は出力端子２ｌ−（１〜５）に接続される。
する。親局から受信したデータは入力端子１１を介して
シフトレジスタ１４およびクロック再生回路１５に入力
する。クロック再生回路１５の出力は上記シフトレジス
タ１４のクロック端子に入力する。シフトレジスタ１４
の複数の各段出力は、それぞれ排他的論理和ゲート１３
に入力する。またフレーム同期用基準パターン発生器１
２の出力はそれぞれ上記排他的論理和ゲート１３の他方
の入力に接続される。一方水晶発振器】６の出力は、分
周器であるカウンタ１７に入力する。このカウンタ１７
のリセット入力Ｒおよび前記排他的論理和１３の全出力
はカウンタ１８のリセット人力Ｒに入力する。またカウ
ンタ１７の分周出力は上記カウンタ１８とランチ回路２
０のクロック端子に入力する。上記カウンタ１８の出力
はそれぞれリードオンリメモリ （ＲＯＭ）１９のアク
セス人力に与えられ、その出力は上記ランチ回路２００
Å力端子へ〇〜Ａ４に入力し、その出力端子Ｄ１〜Ｄ５
は出力端子２ｌ−（１〜５）に接続される。
次に第３図に示す回路の動作について説明する。
端子１１からの入力データ列からクロック再生回路１５
（例えばＰＬＬなと）が再生したクロックで、シフトレ
ジスタ１４に入力データがｌビットごとシフト入力され
、排他的論理和ゲー１−１３でフレーム同期用の基準パ
ターン発生器１２とパターン比較される。これが一致す
るとカウンタ１８および１７をリセットする。クロック
用水晶発振器１６の出力を分周している分周カウンタ１
７は上記リセットにより出力の位相を入力データの位相
に合わせられたことになり、その出力は時間的に見て次
に同期信号が親局から送られてくるまでの間は子局の基
準クロックとなる。カウンタ１８はりセント解除されて
からカウンタ１７の出力をクロックとしてカランＩ・ア
ーソブを始める。カウンタ１８の出力はり−ｒオンリメ
モリ （ＲＯＭ）１９のアドレス端子に接続され１クロ
ツク毎に順次アドレスを更新してゆく。ラッチ回路２０
はクロックの立上りまたは立下りのエノンてＲＯＭの出
力をラッチし、カウンタ１８の出力変化時の不安定期間
の上記リートオンリメモリ（１ンＯＭ）出力を出力端子
２１（１〜５）へ透１ｈ信号しないように構成される。
（例えばＰＬＬなと）が再生したクロックで、シフトレ
ジスタ１４に入力データがｌビットごとシフト入力され
、排他的論理和ゲー１−１３でフレーム同期用の基準パ
ターン発生器１２とパターン比較される。これが一致す
るとカウンタ１８および１７をリセットする。クロック
用水晶発振器１６の出力を分周している分周カウンタ１
７は上記リセットにより出力の位相を入力データの位相
に合わせられたことになり、その出力は時間的に見て次
に同期信号が親局から送られてくるまでの間は子局の基
準クロックとなる。カウンタ１８はりセント解除されて
からカウンタ１７の出力をクロックとしてカランＩ・ア
ーソブを始める。カウンタ１８の出力はり−ｒオンリメ
モリ （ＲＯＭ）１９のアドレス端子に接続され１クロ
ツク毎に順次アドレスを更新してゆく。ラッチ回路２０
はクロックの立上りまたは立下りのエノンてＲＯＭの出
力をラッチし、カウンタ１８の出力変化時の不安定期間
の上記リートオンリメモリ（１ンＯＭ）出力を出力端子
２１（１〜５）へ透１ｈ信号しないように構成される。
カウンタＩ８によって７１−レス指定された上記リート
オンリメモリ （ＲＯＭ＞１９は指定された記憶エリア
の内容を出力する。
オンリメモリ （ＲＯＭ＞１９は指定された記憶エリア
の内容を出力する。
第３図に示す本発明実施例の動作のクィムチャー１−を
第４図に示す。また第４図の端子Ｄｏ−Ｄ＝１の制御信
号を送信するためのり一１ζオンリメモリ（１７０Ｍ）
１９の内容を表に示す。
第４図に示す。また第４図の端子Ｄｏ−Ｄ＝１の制御信
号を送信するためのり一１ζオンリメモリ（１７０Ｍ）
１９の内容を表に示す。
（以下本頁余白）
第４図のフレーム同期信号（伺は排他的論理和ゲー１−
１３の出力で、シリアルに親局から送られてくるデータ
の中からフレーム同期信号を検出したときに出力される
。第４図（ロ）は分周器であるカウンタＩ７の出力で第
４図（イフでリセットされる。第４図の場合約×クロッ
ク分カウンタ側で遅れていたことを示す。一般にローカ
ルクロック用の水晶発振器１６は周波数精度の良いもの
を使用するため、上記はど大きくずれることばない。第
４図（ニ）はカウンタ１８の出方で第４図（伺でリセッ
トされＱ ｏ −Ｑ ３はずべて１゛ｏ」となり、第４
図（［１）のりＬ：ｌ 、、りのｆＬ上りでＩずつカラ
ン１−ｉ’ ノブされる４・ｐ子を示す。第４ν１（ハ
）は、第４図（ニ）のＱ３をＭ、Ｓ、Ｂ、としてＱ４〜
Ｑ３を１（１進数で示すもので、第４図（ハ）、第４図
（ニ）はそれぞれ表の左側端の２列に対応する。第４し
１（ボ）４；Ｊラッチ回路２０の出力で、リートオンリ
メモリ （ＲＯＭ）１９の出力を第４図カウンタ１７の
立下りてラッチしたもので、表の右１列に対応する。
１３の出力で、シリアルに親局から送られてくるデータ
の中からフレーム同期信号を検出したときに出力される
。第４図（ロ）は分周器であるカウンタＩ７の出力で第
４図（イフでリセットされる。第４図の場合約×クロッ
ク分カウンタ側で遅れていたことを示す。一般にローカ
ルクロック用の水晶発振器１６は周波数精度の良いもの
を使用するため、上記はど大きくずれることばない。第
４図（ニ）はカウンタ１８の出方で第４図（伺でリセッ
トされＱ ｏ −Ｑ ３はずべて１゛ｏ」となり、第４
図（［１）のりＬ：ｌ 、、りのｆＬ上りでＩずつカラ
ン１−ｉ’ ノブされる４・ｐ子を示す。第４ν１（ハ
）は、第４図（ニ）のＱ３をＭ、Ｓ、Ｂ、としてＱ４〜
Ｑ３を１（１進数で示すもので、第４図（ハ）、第４図
（ニ）はそれぞれ表の左側端の２列に対応する。第４し
１（ボ）４；Ｊラッチ回路２０の出力で、リートオンリ
メモリ （ＲＯＭ）１９の出力を第４図カウンタ１７の
立下りてラッチしたもので、表の右１列に対応する。
第４図と表でわかる通り、リートオンリメモリ（１？Ｏ
Ｍ）１９の内容が順次第４図（ロ）のクロックで繰り出
されてくる。つまりカウンタ１８に入力されるクロック
は時を刻む時計、」二記す−１オンリメモリ （ＲＯＭ
）７９はそれぞれの時刻における制御信号の時間変化を
決定するものと考えられ、カウンタ■Ｂ、リートオンリ
メそり （ＲＯＭ）１９、ラッチ回路２０１組で１つの
時間軸を構成していることになる。ちなみに第４図の■
の部分を「０」−ｒ Ｉ Ｊへ変更するには単に表の○
印の１−０ ’ −１’ ｌ Ｊに変更すればよいだけ
なので変更も非富に簡単である。その他の利用法として
、例えばカウンタＩＢへのり七ノ１−に遅延をか１ノれ
ば、その］ ｋ、１１が制御する時間軸はずべて遅延す
る。ごれを利用すれば、親局と子局の距団１の差による
時間軸の捕正も簡単に行うことができる。
Ｍ）１９の内容が順次第４図（ロ）のクロックで繰り出
されてくる。つまりカウンタ１８に入力されるクロック
は時を刻む時計、」二記す−１オンリメモリ （ＲＯＭ
）７９はそれぞれの時刻における制御信号の時間変化を
決定するものと考えられ、カウンタ■Ｂ、リートオンリ
メそり （ＲＯＭ）１９、ラッチ回路２０１組で１つの
時間軸を構成していることになる。ちなみに第４図の■
の部分を「０」−ｒ Ｉ Ｊへ変更するには単に表の○
印の１−０ ’ −１’ ｌ Ｊに変更すればよいだけ
なので変更も非富に簡単である。その他の利用法として
、例えばカウンタＩＢへのり七ノ１−に遅延をか１ノれ
ば、その］ ｋ、１１が制御する時間軸はずべて遅延す
る。ごれを利用すれば、親局と子局の距団１の差による
時間軸の捕正も簡単に行うことができる。
なおリードオンリメモリ （ＲＯＭ）＋９の掃引周期は
受信フレームの周期と同であるので、この時間内であれ
ばどのような時間間隔でも制御信壮を出力することがで
きる。なおりウンタＩ８のリセット信号に対し、上記リ
ードオンリメモリ （ＲＯＭ）１９の出力で制御を加え
れば掃引周期も変えることができる。
受信フレームの周期と同であるので、この時間内であれ
ばどのような時間間隔でも制御信壮を出力することがで
きる。なおりウンタＩ８のリセット信号に対し、上記リ
ードオンリメモリ （ＲＯＭ）１９の出力で制御を加え
れば掃引周期も変えることができる。
以上のように、親局からの同期信号に同期してカラン１
−が進むカウンタとり一トオンリメモリを組合せること
により、多種の制御信号を自由な時間間隔で出力させる
ことが可能で新規な時間軸を形成することができる。
−が進むカウンタとり一トオンリメモリを組合せること
により、多種の制御信号を自由な時間間隔で出力させる
ことが可能で新規な時間軸を形成することができる。
第１図は従来から知られている受信タイムスロノ１、フ
レーム同期パルスおよびタイムスロット（ＴＳ＞パルス
のタイムチャート。 第２図は第１図のタイムスロノｌ（”Ｉ”Ｓ）パルス発
生用従来例装置のブロック構成図。 第３図は本発明実施例装置のブロック構成図。 第４図は本発明実施例装置の各部分の信号タイムチャー
１・。 ■・・・フレーム同期パルス入力端子、２・・・再生ク
ロック入力端子、３・・・カウンタ、４．５．８・・・
アンドケート、６・・・インバータ、７・・・フリップ
フロップ、９・・・オアケート、１１・・・入力端子、
１２・・・フレーム同期用基準パターン発生器、１３・
・・排他的論理和ゲー１−１１４・・・シフトレジスタ
、１５・・・クロック再生回路、１６・・・水晶発振器
、１７・・・分周カウンタ、１８・・・カウンタ、１９
・・・リー「オンリメモリ （ＲＯＭ）、２０・・・ラ
ッチ回路、２ｌ−（１〜５）・・・出力端子。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 （ａ＞ｂ） 第１図 第 ２ ロ ［ 第 ３ 口
レーム同期パルスおよびタイムスロット（ＴＳ＞パルス
のタイムチャート。 第２図は第１図のタイムスロノｌ（”Ｉ”Ｓ）パルス発
生用従来例装置のブロック構成図。 第３図は本発明実施例装置のブロック構成図。 第４図は本発明実施例装置の各部分の信号タイムチャー
１・。 ■・・・フレーム同期パルス入力端子、２・・・再生ク
ロック入力端子、３・・・カウンタ、４．５．８・・・
アンドケート、６・・・インバータ、７・・・フリップ
フロップ、９・・・オアケート、１１・・・入力端子、
１２・・・フレーム同期用基準パターン発生器、１３・
・・排他的論理和ゲー１−１１４・・・シフトレジスタ
、１５・・・クロック再生回路、１６・・・水晶発振器
、１７・・・分周カウンタ、１８・・・カウンタ、１９
・・・リー「オンリメモリ （ＲＯＭ）、２０・・・ラ
ッチ回路、２ｌ−（１〜５）・・・出力端子。 特許出願人 日本電気株式会社 代理人 弁理士 井 出 直 孝 （ａ＞ｂ） 第１図 第 ２ ロ ［ 第 ３ 口
Claims (1)
- （１）７３１１．局とそれに接続される子局とよりなる
ｌｌヲ分割多方向多重通信方式の子局の時間軸発生方式
ぶおいて、 親局送信信号に含まれるフレーム同期信号にまって同期
がとられた発振分周手段と、 この発振分周手段の出力信号をクロック入力としてカウ
ントシかつ前記フレーム同期信号Ｑこよりリセソ１−さ
れるカウンタと、 このカウンタの出力をアドレス指定入力とするり一ドオ
ンリメモリと を備え、 上記リードオンリメモリばあらかしめ各制御イ言υの所
要時間を記１．ウシておき上記アドレス指定入力が進む
に従ゲＣ記ＩＱ内容を順次読出すようＧこ（轟警成され
、 このリードオンリメモリの読出ず出力によりその子局の
信号処理を行うように構成されたことを特徴とする 時分割多方向多重通信方式の時間軸発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12443783A JPS6016740A (ja) | 1983-07-08 | 1983-07-08 | 時分割多方向多重通信方式の時間軸発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12443783A JPS6016740A (ja) | 1983-07-08 | 1983-07-08 | 時分割多方向多重通信方式の時間軸発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6016740A true JPS6016740A (ja) | 1985-01-28 |
| JPH0225574B2 JPH0225574B2 (ja) | 1990-06-04 |
Family
ID=14885469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12443783A Granted JPS6016740A (ja) | 1983-07-08 | 1983-07-08 | 時分割多方向多重通信方式の時間軸発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6253530A (ja) * | 1985-09-03 | 1987-03-09 | Nec Corp | Ｔｄｍａ通信装置の制御用情報発生回路 |
| US5299189A (en) * | 1991-07-19 | 1994-03-29 | Mitsubishi Denki Kabushiki Kaisha | TDMA processing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158748A (en) * | 1979-05-26 | 1980-12-10 | Fujitsu Ltd | Digital signal multiplexing circuit |
-
1983
- 1983-07-08 JP JP12443783A patent/JPS6016740A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158748A (en) * | 1979-05-26 | 1980-12-10 | Fujitsu Ltd | Digital signal multiplexing circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6253530A (ja) * | 1985-09-03 | 1987-03-09 | Nec Corp | Ｔｄｍａ通信装置の制御用情報発生回路 |
| US5299189A (en) * | 1991-07-19 | 1994-03-29 | Mitsubishi Denki Kabushiki Kaisha | TDMA processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225574B2 (ja) | 1990-06-04 |
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