JPH04317228A - フレーム同期保護装置 - Google Patents
フレーム同期保護装置Info
- Publication number
- JPH04317228A JPH04317228A JP3110821A JP11082191A JPH04317228A JP H04317228 A JPH04317228 A JP H04317228A JP 3110821 A JP3110821 A JP 3110821A JP 11082191 A JP11082191 A JP 11082191A JP H04317228 A JPH04317228 A JP H04317228A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- data
- frame
- protection
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 abstract description 8
- 101150046378 RAM1 gene Proteins 0.000 abstract description 8
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 abstract description 8
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 9
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はディジタル通信におい
て同期引き込みを行うためのフレーム同期保護装置に関
するものである。
て同期引き込みを行うためのフレーム同期保護装置に関
するものである。
【０００２】
【従来の技術】図４は従来のフレーム同期保護装置を示
すブロック図であり、図において、１は１フレーム分の
入力データの書込み，読出しが行われるＲＡＭで、入力
データから生成されたクロックＤＣＬＫにより、１ビッ
ト毎に書込みと読出しとが行われる。２はＲＡＭ１のア
ドレスカウンタで、クロックＤＣＬＫで動作される。３
はＲＡＭ１から読み出された入力データと予め登録され
た同期信号のパターン（以下同期パターンと言う）とを
比較し、両者が一致しかつその一致が所定回数（後方保
護段数）だけ連続したとき同期引き込みを行う同期検出
保護回路、４は入力データをクロックＤＣＬＫでラッチ
するラッチ回路、５はラッチ回路４のラッチデータをＲ
ＡＭ１に送るためのゲート回路でクロックＤＣＬＫで制
御される。６はＲＡＭ１から読出されたデータを同期検
出保護回路３に送るためのゲート回路で、クロックＤＣ
ＬＫにより、ゲート回路５とは逆に制御される。
すブロック図であり、図において、１は１フレーム分の
入力データの書込み，読出しが行われるＲＡＭで、入力
データから生成されたクロックＤＣＬＫにより、１ビッ
ト毎に書込みと読出しとが行われる。２はＲＡＭ１のア
ドレスカウンタで、クロックＤＣＬＫで動作される。３
はＲＡＭ１から読み出された入力データと予め登録され
た同期信号のパターン（以下同期パターンと言う）とを
比較し、両者が一致しかつその一致が所定回数（後方保
護段数）だけ連続したとき同期引き込みを行う同期検出
保護回路、４は入力データをクロックＤＣＬＫでラッチ
するラッチ回路、５はラッチ回路４のラッチデータをＲ
ＡＭ１に送るためのゲート回路でクロックＤＣＬＫで制
御される。６はＲＡＭ１から読出されたデータを同期検
出保護回路３に送るためのゲート回路で、クロックＤＣ
ＬＫにより、ゲート回路５とは逆に制御される。
【０００３】次に動作について説明する。アドレスカウ
ンタ２がクロックＤＣＬＫにより１つづつ進められると
共に、ラッチ回路４にＤＡＴＡＩＮで示す入力データが
ラッチされる。ＲＡＭ１からはクロックＤＣＬＫの立上
りで１ビットのデータが読出され、読出されたデータは
ゲート回路６を通じて同期検出保護回路３に送られる。 次に同じクロックＤＣＬＫの立下りでラッチ回路４のラ
ッチデータがゲート回路５を通じてＲＡＭ１に送られ、
上記読出しが行われた同じアドレスに書込まれる。同期
検出保護回路３においては、ＲＡＭ１から送られて来る
データと予め登録された同期パターンとを比較し、両者
が一致しかつ保護段数分だけ連続して一致したとき同期
確立の出力を行う。その場合、上記比較を行う比較回路
は、一致が検出されると、以後の１フレーム期間はマス
クされて、比較動作が行われなくなる。
ンタ２がクロックＤＣＬＫにより１つづつ進められると
共に、ラッチ回路４にＤＡＴＡＩＮで示す入力データが
ラッチされる。ＲＡＭ１からはクロックＤＣＬＫの立上
りで１ビットのデータが読出され、読出されたデータは
ゲート回路６を通じて同期検出保護回路３に送られる。 次に同じクロックＤＣＬＫの立下りでラッチ回路４のラ
ッチデータがゲート回路５を通じてＲＡＭ１に送られ、
上記読出しが行われた同じアドレスに書込まれる。同期
検出保護回路３においては、ＲＡＭ１から送られて来る
データと予め登録された同期パターンとを比較し、両者
が一致しかつ保護段数分だけ連続して一致したとき同期
確立の出力を行う。その場合、上記比較を行う比較回路
は、一致が検出されると、以後の１フレーム期間はマス
クされて、比較動作が行われなくなる。
【０００４】
【発明が解決しようとする課題】従来のＲＡＭを利用し
たフレーム同期保護装置は以上のように構成されている
ので、入力データ中にノイズ等により発生する擬似同期
データが含まれていなければ、１マルチフレーム中に必
らず同期パターンを検出できる。しかし、図５に示すよ
うに擬似同期パターンを■の真の同期パターンより先に
検出すると、この検出後１フレーム期間は比較動作が行
われなくなるので、真の同期パターンを必ず１回見逃し
てしまうことになる。このため図５で保護段数４段の場
合は本来点線で示す■の時点で同期が確立するのが、■
の時点まで延びてしまう。従って、擬似同期パターンを
含み易い回線を使用する場合、同期を確立するのに余分
な時間がかかるという問題があった。この発明は上記の
ような課題を解消するためになされたもので、擬似同期
パターンを含んだ回線データに対しても保護段数分のデ
ータを受信したら直ぐに同期確立を行うことのできるフ
レーム同期保護装置を提供することを目的とする。
たフレーム同期保護装置は以上のように構成されている
ので、入力データ中にノイズ等により発生する擬似同期
データが含まれていなければ、１マルチフレーム中に必
らず同期パターンを検出できる。しかし、図５に示すよ
うに擬似同期パターンを■の真の同期パターンより先に
検出すると、この検出後１フレーム期間は比較動作が行
われなくなるので、真の同期パターンを必ず１回見逃し
てしまうことになる。このため図５で保護段数４段の場
合は本来点線で示す■の時点で同期が確立するのが、■
の時点まで延びてしまう。従って、擬似同期パターンを
含み易い回線を使用する場合、同期を確立するのに余分
な時間がかかるという問題があった。この発明は上記の
ような課題を解消するためになされたもので、擬似同期
パターンを含んだ回線データに対しても保護段数分のデ
ータを受信したら直ぐに同期確立を行うことのできるフ
レーム同期保護装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明に係るフレーム
同期保護装置は高速のクロック及び保護段数分のデータ
を貯えるＲＡＭを用いて、１ビットのデータを受信する
毎に、同期パターンの検出及び後方保護段数分の全同期
パターンのチェックをその１ビットデータ速度内に全て
行ってしまうものである。
同期保護装置は高速のクロック及び保護段数分のデータ
を貯えるＲＡＭを用いて、１ビットのデータを受信する
毎に、同期パターンの検出及び後方保護段数分の全同期
パターンのチェックをその１ビットデータ速度内に全て
行ってしまうものである。
【０００６】
【作用】この発明におけるフレーム同期保護装置は、毎
ビット受信する毎に同期パターン検出と保護段数チェッ
クとを行うため、必ず最初に保護段数分の同期パターン
を受信した時に同期確立を得ることができる。
ビット受信する毎に同期パターン検出と保護段数チェッ
クとを行うため、必ず最初に保護段数分の同期パターン
を受信した時に同期確立を得ることができる。
【０００７】
【実施例】以下この発明の一実施例を図について説明す
る。図１においては図４と実質的に対応する部分には同
一符号を付して説明を省略する。図１において、７はＲ
ＡＭリード／ライト用コントロール部で、ＲＡＭ１の書
込み，読出し及びゲート回路５，６のオン・オフを制御
する。８はフレームアドレスカウンタで、高速のクロッ
クＨＣＬＫで動作され、ＲＡＭ１を読出す。２はビット
アドレスカウンタで、図４のアドレスカウンタ２と同じ
である。この実施例では、フレームアドレスカウンタを
１６カウンタとし、ビットアドレスカウンタ８を２５６
カウンタとする。また、データ格納用のＲＡＭ１は、後
方保護段数分のデータを格納できる容量を持つものが用
いられている。なお、ＲＡＭリード／ライト用コントロ
ール部７、フレームアドレスカウンタ８及びビットアド
レスカウンタ２等により、制御手段が構成される。
る。図１においては図４と実質的に対応する部分には同
一符号を付して説明を省略する。図１において、７はＲ
ＡＭリード／ライト用コントロール部で、ＲＡＭ１の書
込み，読出し及びゲート回路５，６のオン・オフを制御
する。８はフレームアドレスカウンタで、高速のクロッ
クＨＣＬＫで動作され、ＲＡＭ１を読出す。２はビット
アドレスカウンタで、図４のアドレスカウンタ２と同じ
である。この実施例では、フレームアドレスカウンタを
１６カウンタとし、ビットアドレスカウンタ８を２５６
カウンタとする。また、データ格納用のＲＡＭ１は、後
方保護段数分のデータを格納できる容量を持つものが用
いられている。なお、ＲＡＭリード／ライト用コントロ
ール部７、フレームアドレスカウンタ８及びビットアド
レスカウンタ２等により、制御手段が構成される。
【０００８】次に動作について説明する。今、フレーム
長２５６ビットで先頭に同期ビットを有する４マルチフ
レームのデータ列を例にとって説明する。また、同期確
立条件を同期ビット４ビットが同期パターンと全一致し
、かつ後方保護段数を４段とした場合について図２のタ
イミングチャートと共に説明する。データ格納用のＲＡ
Ｍ１は、現在受信中の入力データから４マルチフレーム
×４、すなわち１６フレーム以前の全データを常時格納
している。ビットアドレスカウンタ２は、データ速度の
クロックＤＣＬＫでカウントされる２５６カウンタであ
り、フレームアドレスカウンタ８は、クロックＤＣＬＫ
の１７倍以上のクロックＨＣＬＫでカウントされる１６
カウンタである。通常、２５６カウンタが１カウントす
る間に１６カウンタが１６カウントし、２５６カウンタ
のリップルキャリー時のみ１７カウントする。この場合
、フレームアドレスカウンタ８は、フレームアドレスを
意味し、ビットアドレスカウンタ２は、ビットアドレス
に相当する。
長２５６ビットで先頭に同期ビットを有する４マルチフ
レームのデータ列を例にとって説明する。また、同期確
立条件を同期ビット４ビットが同期パターンと全一致し
、かつ後方保護段数を４段とした場合について図２のタ
イミングチャートと共に説明する。データ格納用のＲＡ
Ｍ１は、現在受信中の入力データから４マルチフレーム
×４、すなわち１６フレーム以前の全データを常時格納
している。ビットアドレスカウンタ２は、データ速度の
クロックＤＣＬＫでカウントされる２５６カウンタであ
り、フレームアドレスカウンタ８は、クロックＤＣＬＫ
の１７倍以上のクロックＨＣＬＫでカウントされる１６
カウンタである。通常、２５６カウンタが１カウントす
る間に１６カウンタが１６カウントし、２５６カウンタ
のリップルキャリー時のみ１７カウントする。この場合
、フレームアドレスカウンタ８は、フレームアドレスを
意味し、ビットアドレスカウンタ２は、ビットアドレス
に相当する。
【０００９】このＲＡＭアドレス制御に対して、ＲＡＭ
リード／ライト用コントロール部７は、フレームアドレ
スカウンタ８が１５フレーム前から現フレームまでカウ
ントする間はリード制御し、最後に現フレームのアドレ
スでライトパルスを出力する。上記のＲＡＭ制御により
、入力データを１ビット受信する毎に、そのデータの過
去１５フレーム前からの１フレーム間隔の１６ビットの
データをＲＡＭ１より読み出して同期検出保護回路３に
入力し、その後現フレーム・ビットアドレスでＲＡＭ１
に現受信データを格納する。同期検出保護回路３は、受
信した１６ビット（同期パターン４ビット×４）の同期
パターンの一致検出及び後方保護４段を即時に行なって
、次の受信データのラッチとともに同期確立信号を出す
る。
リード／ライト用コントロール部７は、フレームアドレ
スカウンタ８が１５フレーム前から現フレームまでカウ
ントする間はリード制御し、最後に現フレームのアドレ
スでライトパルスを出力する。上記のＲＡＭ制御により
、入力データを１ビット受信する毎に、そのデータの過
去１５フレーム前からの１フレーム間隔の１６ビットの
データをＲＡＭ１より読み出して同期検出保護回路３に
入力し、その後現フレーム・ビットアドレスでＲＡＭ１
に現受信データを格納する。同期検出保護回路３は、受
信した１６ビット（同期パターン４ビット×４）の同期
パターンの一致検出及び後方保護４段を即時に行なって
、次の受信データのラッチとともに同期確立信号を出す
る。
【００１０】以上によれば、ＲＡＭ１には例えば図３の
真の同期パターン■，■，■，■も擬似同期パターン■
，■，■も書込まれるが、その中で１フレーム周期で保
護段数分だけ連続する同期パターンのみが真の同期パタ
ーンであると判定することができる。このようなチェッ
クが１ビット毎に行われるので、例えば保護段数４段の
場合は、真の同期パターン■が検出された時点で直ちに
同期確立を行うことができる。また、擬似同期パターン
の連続する回数が保護段数より少い限り必らず真の同期
パターンによる同期の確立を行うことができる。
真の同期パターン■，■，■，■も擬似同期パターン■
，■，■も書込まれるが、その中で１フレーム周期で保
護段数分だけ連続する同期パターンのみが真の同期パタ
ーンであると判定することができる。このようなチェッ
クが１ビット毎に行われるので、例えば保護段数４段の
場合は、真の同期パターン■が検出された時点で直ちに
同期確立を行うことができる。また、擬似同期パターン
の連続する回数が保護段数より少い限り必らず真の同期
パターンによる同期の確立を行うことができる。
【００１１】
【発明の効果】以上のように、この発明によれば、ＲＡ
Ｍから１ビット時間内に保護段数分のフレームデータを
読出してチェックを行うようにしたので、例えば移動体
通信のような擬似同期パターンを含み易いエラーレート
の高い回線に対しても保護段数分のデータさえ受信すれ
ば、必ず真の同期パターンを検出することが可能となり
、従来より多くのデータを送受信できる効果がある。
Ｍから１ビット時間内に保護段数分のフレームデータを
読出してチェックを行うようにしたので、例えば移動体
通信のような擬似同期パターンを含み易いエラーレート
の高い回線に対しても保護段数分のデータさえ受信すれ
ば、必ず真の同期パターンを検出することが可能となり
、従来より多くのデータを送受信できる効果がある。
【図１】この発明の一実施例によるフレーム同期保護装
置のブロック図である。
置のブロック図である。
【図２】同装置の動作を示すタイミングチャートである
。
。
【図３】同装置の動作を概念的に示すタイミングチャー
トである。
トである。
【図４】従来のフレーム同期保護装置のブロック図であ
る。
る。
【図５】同装置の動作を概念的に示すタイミングチャー
トである。
トである。
１ ＲＡＭ
２ ビットアドレスカウンタ
３ 同期検出保護回路
７ ＲＡＭリード／ライト用コントロール部８ フ
レームアドレスカウンタ
レームアドレスカウンタ
Claims (1)
- 【請求項１】 入力データに対する同期保護段数分の
フレームの全ビットデータを格納できるメモリと、上記
メモリを制御し入力データの書込みを行うと共に１ビッ
トデータ時間内に全フレームデータの読出しを行う制御
手段と、上記１ビットデータ時間内に上記読出されたデ
ータについて同期パターン検出及び同期保護段数チェッ
クを同時に行う同期検出保護回路とを備えたフレーム同
期保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110821A JPH04317228A (ja) | 1991-04-17 | 1991-04-17 | フレーム同期保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110821A JPH04317228A (ja) | 1991-04-17 | 1991-04-17 | フレーム同期保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04317228A true JPH04317228A (ja) | 1992-11-09 |
Family
ID=14545514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110821A Pending JPH04317228A (ja) | 1991-04-17 | 1991-04-17 | フレーム同期保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04317228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013243425A (ja) * | 2012-05-17 | 2013-12-05 | Nippon Signal Co Ltd:The | データ受信装置 |
| JP2016045123A (ja) * | 2014-08-25 | 2016-04-04 | 株式会社メガチップス | テスト回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163548A (ja) * | 1984-02-06 | 1985-08-26 | Matsushita Electric Ind Co Ltd | 同期パタ−ン選定方法 |
-
1991
- 1991-04-17 JP JP3110821A patent/JPH04317228A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163548A (ja) * | 1984-02-06 | 1985-08-26 | Matsushita Electric Ind Co Ltd | 同期パタ−ン選定方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013243425A (ja) * | 2012-05-17 | 2013-12-05 | Nippon Signal Co Ltd:The | データ受信装置 |
| JP2016045123A (ja) * | 2014-08-25 | 2016-04-04 | 株式会社メガチップス | テスト回路 |
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