JPH01288130A - データ伸長回路 - Google Patents
データ伸長回路Info
- Publication number
- JPH01288130A JPH01288130A JP63118512A JP11851288A JPH01288130A JP H01288130 A JPH01288130 A JP H01288130A JP 63118512 A JP63118512 A JP 63118512A JP 11851288 A JP11851288 A JP 11851288A JP H01288130 A JPH01288130 A JP H01288130A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- pulse
- start pattern
- fifo memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 238000001514 detection method Methods 0.000 claims abstract description 22
- 230000006870 function Effects 0.000 abstract description 4
- 230000006837 decompression Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、時間軸の伸長機能を持つデータ伸長回路に関
するものである。
するものである。
従来の技術
第３図に従来の時間軸伸長機能を持つデータ伸長回路の
ブロック図を、第４図にデータの伸長のようすを示す動
作波形図を示す。第３図で、１はスタートパタン検出回
路、２は書き込みパルス発生回路、３はＦＩＦＯメモリ
、１０はバーストデータ入力端子、１１は読みだしパル
ス入力端子、１２は連続データ出力端子である。
ブロック図を、第４図にデータの伸長のようすを示す動
作波形図を示す。第３図で、１はスタートパタン検出回
路、２は書き込みパルス発生回路、３はＦＩＦＯメモリ
、１０はバーストデータ入力端子、１１は読みだしパル
ス入力端子、１２は連続データ出力端子である。
以上のように構成された従来のデータ伸長回路において
は、入力端子１０からスタートパタンとそれに続くデー
タが入力したとき、スタートパタン検出回路１がスター
トパタン位置を検出して検出パルスを出力する。書き込
みパルス発生回路２はこのスタートパタン位置検出パル
スを入力したら、スタートパタンに続くデータがＦＩＦ
Ｏメモリ３に入力するように書き込みパルスを発生する
。
は、入力端子１０からスタートパタンとそれに続くデー
タが入力したとき、スタートパタン検出回路１がスター
トパタン位置を検出して検出パルスを出力する。書き込
みパルス発生回路２はこのスタートパタン位置検出パル
スを入力したら、スタートパタンに続くデータがＦＩＦ
Ｏメモリ３に入力するように書き込みパルスを発生する
。
ＦＩＦＯメモリ３は書き込みパルスによってデータを入
力し、端子１１からの読みだしパルスによってデータを
出力し、時間軸伸張したデータを出力端子１２より出力
する。以上のような動作で、第４図のＤｌからＤ３の様
にスタートパタンに続くデータを時間軸伸張し連続した
データにする。
力し、端子１１からの読みだしパルスによってデータを
出力し、時間軸伸張したデータを出力端子１２より出力
する。以上のような動作で、第４図のＤｌからＤ３の様
にスタートパタンに続くデータを時間軸伸張し連続した
データにする。
次に、スタートパタンが検出できなかった場合の動作を
説明する。
説明する。
スタートパタン検出回路１がスタートパタンを検出でき
なかったら、パルス発生回路２は動作しないから第４図
のＤ４のようにＦＩＦＯメモリ３にはデータがなにも書
き込まれない。
なかったら、パルス発生回路２は動作しないから第４図
のＤ４のようにＦＩＦＯメモリ３にはデータがなにも書
き込まれない。
発明が解決しようとする課題
しかしながら上記のような構成のデータ伸長回路では、
スタートパタンを検出し損なうと、ＦＩＦＯメモリに書
き込むデータがとぎれてしまい、ＦＩＦＯメモリが空に
なったり、さらに時間軸を伸長した後のデータがとぎれ
ているためにフレーム同期が外れたりするという問題点
を有していた。
スタートパタンを検出し損なうと、ＦＩＦＯメモリに書
き込むデータがとぎれてしまい、ＦＩＦＯメモリが空に
なったり、さらに時間軸を伸長した後のデータがとぎれ
ているためにフレーム同期が外れたりするという問題点
を有していた。
本発明はかかる点に鑑み、スタートパタンを検出し損な
ってもフレーム同期が外れず、さらにデータがとぎれた
ことが時間軸伸長後にも分かるようなデータ伸長回路を
提供することを目的とする。
ってもフレーム同期が外れず、さらにデータがとぎれた
ことが時間軸伸長後にも分かるようなデータ伸長回路を
提供することを目的とする。
課題を解決するための手段
本発明は、一定周期で入力するスタートパタンの検出回
路と、スタートパタンを検出しない場合にパルスを出力
するタイマ回路と、前記検出回路からの信号またはタイ
マ回路からの信号によって所定個数のパルスを発生すパ
ルス発生る回路と、このパルス発生回路の出力パルスを
書き込みパルスとして加えるＦＩＦＯメモリを備えたデ
ータ伸長回路である。
路と、スタートパタンを検出しない場合にパルスを出力
するタイマ回路と、前記検出回路からの信号またはタイ
マ回路からの信号によって所定個数のパルスを発生すパ
ルス発生る回路と、このパルス発生回路の出力パルスを
書き込みパルスとして加えるＦＩＦＯメモリを備えたデ
ータ伸長回路である。
作用
本発明は前記した構成により、スタートパタンを検出で
きなかった場合にタイマ回路がパルスを出力し、ＦＩＦ
Ｏメモリに所定個数のダミーデータを強制的に入力する
ことによって、ＦＩＦＯメモリのアンダーフローや伸長
回路の次段に接続されるフレーム同期回路の同期はずれ
等を防止する。
きなかった場合にタイマ回路がパルスを出力し、ＦＩＦ
Ｏメモリに所定個数のダミーデータを強制的に入力する
ことによって、ＦＩＦＯメモリのアンダーフローや伸長
回路の次段に接続されるフレーム同期回路の同期はずれ
等を防止する。
実施例
第１図は本発明の実施例におけるデータ伸長回路のブロ
ック図を、第２図はデータの時間軸伸張の動作波形を示
すものである。第１図で、１はスタートパタン検出回路
、２０は書き込みパルス発生回路、３はＦＩＦＯメモリ
、４はタイマ回路、１０はバーストデータ入力端子、１
１は読みだしパルス入力端子、１２は連続データ出力端
子であ以上のように構成された本実施例のデータ受信装
置について、以下その動作を説明する（第２図参照）。
ック図を、第２図はデータの時間軸伸張の動作波形を示
すものである。第１図で、１はスタートパタン検出回路
、２０は書き込みパルス発生回路、３はＦＩＦＯメモリ
、４はタイマ回路、１０はバーストデータ入力端子、１
１は読みだしパルス入力端子、１２は連続データ出力端
子であ以上のように構成された本実施例のデータ受信装
置について、以下その動作を説明する（第２図参照）。
入力端子１０からスタートパタンとそれに続くデータが
入力したとき、スタートパタン検出回路１がスタートパ
タン位置を検出して、検出パルスを出力する。書き込み
パルス発生回路２０はこのスタートパタン位置検出パル
スを入力したら、スタートパタンに続くデータがＦＩＦ
Ｏメモリ３に入力するように書き込みパルスを発生する
。ＦＩＦＯメモリ３は書き込みパルスによってデータを
入力し、端子１１からの読みだしパルスによってデニタ
を出力し、時間軸伸張したデータを出力端子１２より出
力する。以上のような動作で、第２図（ａ）のＤｌから
Ｄ３の様にスタートパタンに続くデータを時間軸伸張し
連続したデータにする。
入力したとき、スタートパタン検出回路１がスタートパ
タン位置を検出して、検出パルスを出力する。書き込み
パルス発生回路２０はこのスタートパタン位置検出パル
スを入力したら、スタートパタンに続くデータがＦＩＦ
Ｏメモリ３に入力するように書き込みパルスを発生する
。ＦＩＦＯメモリ３は書き込みパルスによってデータを
入力し、端子１１からの読みだしパルスによってデニタ
を出力し、時間軸伸張したデータを出力端子１２より出
力する。以上のような動作で、第２図（ａ）のＤｌから
Ｄ３の様にスタートパタンに続くデータを時間軸伸張し
連続したデータにする。
バタン検出回路１がバタンを検出できなかった場合には
、タイマ回路４がパルスを発生する。このパルスによっ
て書き込みパルス発生回路２は、所定の数のパルスを発
生する。第２図（ａ）の斜線の部分の様に、このパルス
によってＦＩＦＯメそりには正しいデータではないが、
所定の個数のダミーデータが書き込まれる。タイマ回路
４は、バーストデータが周期的に入力する場合には、例
えば次のように構成する。すなわち、バーストデータを
入力し終えた後からクロック数をカウントし、その値が
既定数を越えたときパルスを発生する。既定数は、前回
のバーストデータが終了してから次回のスタートパタン
が到達するまでの最大時間間隔中に含まれるクロック数
より少し大きい値にする。そうすることによって、本来
スタートパタンが来る時刻を過ぎたならタイマ回路から
パルスが発生する。
、タイマ回路４がパルスを発生する。このパルスによっ
て書き込みパルス発生回路２は、所定の数のパルスを発
生する。第２図（ａ）の斜線の部分の様に、このパルス
によってＦＩＦＯメそりには正しいデータではないが、
所定の個数のダミーデータが書き込まれる。タイマ回路
４は、バーストデータが周期的に入力する場合には、例
えば次のように構成する。すなわち、バーストデータを
入力し終えた後からクロック数をカウントし、その値が
既定数を越えたときパルスを発生する。既定数は、前回
のバーストデータが終了してから次回のスタートパタン
が到達するまでの最大時間間隔中に含まれるクロック数
より少し大きい値にする。そうすることによって、本来
スタートパタンが来る時刻を過ぎたならタイマ回路から
パルスが発生する。
以上のように本実施例によれば、データが到達している
にもかかわらずスタートパタン検出回路が検出パルスを
発生しない場合、タイマ回路がパルスを発生し、ＦＩＦ
Ｏ書き込みパルスを所定個数発生させる。このようにデ
ータをＦＩＦＯメモリに所定個数を強制的に書き込むこ
とにより、まず第一に時間軸伸長した後のデータが連続
となり、本回路の次段での同期回路の同期保護機能によ
って次段のフレーム同期がはずれない。次ぎにＦＩＦＯ
メモリ中のデータ個数が少なくなり過ぎてしまい、せっ
かく正しく入力したデータまでも失うことが避けられる
。また、ユニークワードをダーミーのデータとしてＦＩ
ＦＯメそりに書き込めば、次段へエラーを知らせること
ができる。
にもかかわらずスタートパタン検出回路が検出パルスを
発生しない場合、タイマ回路がパルスを発生し、ＦＩＦ
Ｏ書き込みパルスを所定個数発生させる。このようにデ
ータをＦＩＦＯメモリに所定個数を強制的に書き込むこ
とにより、まず第一に時間軸伸長した後のデータが連続
となり、本回路の次段での同期回路の同期保護機能によ
って次段のフレーム同期がはずれない。次ぎにＦＩＦＯ
メモリ中のデータ個数が少なくなり過ぎてしまい、せっ
かく正しく入力したデータまでも失うことが避けられる
。また、ユニークワードをダーミーのデータとしてＦＩ
ＦＯメそりに書き込めば、次段へエラーを知らせること
ができる。
なお、本実施例では入力データは直列でＦＩＦＯメモリ
に書き込んだが、直列データが高速の場合等の場合は、
入力データを直列並列変換した後にＦＩＦＯメモリに書
き込んでもよい。
に書き込んだが、直列データが高速の場合等の場合は、
入力データを直列並列変換した後にＦＩＦＯメモリに書
き込んでもよい。
また、ＦＩＦＯメモリを連続して読み出す説明をしたが
、バースト的に読み出してもよい。
、バースト的に読み出してもよい。
発明の詳細
な説明したように、本発明によれば、データが到達して
いるにもかかわらずスタートパタン検出回路が検出パル
スを発生しない場合に、ＦＩＦＯメモリにダミーデータ
を書き込むことによって、時間軸伸長後のデータが連続
となり、次段のフレーム同期がはずれることがなく、よ
り品質のよい伝送路を提供することができ、その実用効
果は大きい。
いるにもかかわらずスタートパタン検出回路が検出パル
スを発生しない場合に、ＦＩＦＯメモリにダミーデータ
を書き込むことによって、時間軸伸長後のデータが連続
となり、次段のフレーム同期がはずれることがなく、よ
り品質のよい伝送路を提供することができ、その実用効
果は大きい。
第１図は本発明における一実施例のデータ伸長回路のブ
ロック図、第２図は同実施例の動作波形図、第３図は従
来のデータ伸長回路のブロック図、第４図は従来のデー
タ伸長回路の動作波形図である。 １・・スタートパタン検出回路、２・・書き込みパルス
発生回路、３・・ＦＩＦＯメモリ、４・・タイマ回路、
１０・・バーストデータ入力端子、１１＠・読み出しパ
ルス入力端子、１２１１・連続゛データ出力端子。 代−埋入の氏名 弁理士 中尾敏男 ほか１名第１図
ロック図、第２図は同実施例の動作波形図、第３図は従
来のデータ伸長回路のブロック図、第４図は従来のデー
タ伸長回路の動作波形図である。 １・・スタートパタン検出回路、２・・書き込みパルス
発生回路、３・・ＦＩＦＯメモリ、４・・タイマ回路、
１０・・バーストデータ入力端子、１１＠・読み出しパ
ルス入力端子、１２１１・連続゛データ出力端子。 代−埋入の氏名 弁理士 中尾敏男 ほか１名第１図
Claims (1)
- 一定周期で入力するスタートパタンの検出回路と、前記
スタートパタンの入力時刻が過ぎてもスタートパタンを
検出しない場合にパルスを出力するタイマ回路と、前記
検出回路からの信号またはタイマ回路からの信号によっ
て所定個数のパルスを発生するパルス発生回路と、この
パルス発生回路の出力パルスを書き込みパルスとして加
えるＦＩＦＯメモリとから構成されることを特徴とする
データ伸長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118512A JPH0752871B2 (ja) | 1988-05-16 | 1988-05-16 | データ伸長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118512A JPH0752871B2 (ja) | 1988-05-16 | 1988-05-16 | データ伸長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01288130A true JPH01288130A (ja) | 1989-11-20 |
| JPH0752871B2 JPH0752871B2 (ja) | 1995-06-05 |
Family
ID=14738470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63118512A Expired - Fee Related JPH0752871B2 (ja) | 1988-05-16 | 1988-05-16 | データ伸長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752871B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081552A (ja) * | 2007-09-25 | 2009-04-16 | Canon Inc | ＩｒＤＡ制御装置及びＩｒＤＡ制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138347A (en) * | 1980-03-31 | 1981-10-28 | Nec Corp | Elastic memory controlling circuit |
-
1988
- 1988-05-16 JP JP63118512A patent/JPH0752871B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138347A (en) * | 1980-03-31 | 1981-10-28 | Nec Corp | Elastic memory controlling circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081552A (ja) * | 2007-09-25 | 2009-04-16 | Canon Inc | ＩｒＤＡ制御装置及びＩｒＤＡ制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752871B2 (ja) | 1995-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |