JPH05197676A - 信号転送方式 - Google Patents

Abstract

(57)【要約】 【目的】 ラッチ等の素子の出力不安定時間に影響を受
けることなく、デ−タ等の信号を高速転送することがで
きるようにする。 【構成】 送信側装置のマシンサイクルに同期した第１
の制御信号に同期し、かつ送信側装置と受信側装置との
信号転送経路中に存在するラッチ等の素子の出力不安定
時間相当の時間経過後に能動となる第３の制御信号を常
時生成しておき、送信側装置から受信側装置に転送すべ
き信号が送出されたならば、この信号を遅延制御信号で
信号転送経路の１段目のラッチにセットし、さらに前記
第３の制御信号で２段目のラッチにセットし、この２段
目のラッチの出力を受信側装置に入力するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マシンサイクルの異な
る装置間でデ−タ等の信号を転送する場合の信号転送方
式に関する。

【０００２】

【従来の技術】マシンサイクルの異なる装置を結合して
構成したデ−タ処理装置において、マシンサイクルの異
なる装置間でデ−タを転送する場合、受信側では、送信
側からのデ−タを受信側装置のクロック信号でラッチ等
の保持手段に取り込むように構成するのが一般的であ
る。この際に、受信側のクロック信号の周波数が高い
と、デ−タの立上りとクロック信号の立上りが同じタイ
ミングになることがある。このように、デ−タの立上り
とクロック信号の立上りが同じタイミングになった場
合、ラッチ等の素子の出力が一定時間の間不安定にな
り、送信側からのデ−タが受信側に正しく伝達されなく
なる。この場合の出力不安定時間はラッチ等の素子自身
の特性によって異なるが、ＴＴＬＩＣでは約８０ｎｓ，
ショットキ−ＴＴＬＩＣでは約３０ｎｓとなっている。

【０００３】そこで、従来、この出力不安定期間を外し
てデ−タを転送するための同期化回路が実開昭５３−６
０７４９号公報で提案されている。

【０００４】図５はこの従来技術の原理を用いてマシン
サイクルの異なる装置間のデ−タ転送を行うデ−タ処理
装置のデ−タ転送回路部の一例を示す概略ブロック図で
ある。

【０００５】図において、デ−タ処理装置であるＡ装置
１は、デ−タ転送装置としてのＢ装置２を経由して、第
２のデ−タ処理装置であるＣ装置３へのデ−タ転送を行
うように構成されている。ここで、Ｂ装置２はＣ装置３
に含まれて一体になっていてもよいが、ここではデ−タ
転送動作を説明する為、別に設ける構成とし、かつラッ
チ２１および２５を除く部分はＣ装置３のマシンサイク
ルで動作するようにしたものを示している。

【０００６】この構成において、Ａ装置１が図６のタイ
ムチャ−トに示すようにデ−タ転送要求信号１０をＲＥ
Ｑ送出端子から送出すると、Ｂ装置２はこのデ−タ転送
要求信号１０を受け取りラッチ２１で受け取る。Ａ装置
１は、このデ−タ転送要求信号１０の送出に付随してア
ドレスデ−タ、転送デ−タ等のデ−タ信号１１をＤＡＴ
Ａ送出端子から送出する。このデ−タ信号１１は、Ｂ装
置２のデ−タラッチ２５にセットされる。この場合、デ
−タ信号１１は、Ａ装置のマシンサイクルに同期したデ
−タ転送要求信号１１によってラッチ２５にセットされ
るので、ラッチ２５の出力に不安定期間が生じることは
ない。

【０００７】一方、ラッチ２１にＣ装置３のマシンサイ
クルとは非同期でセットされたデ−タ転送要求信号１２
は、Ｂ装置の１段目のラッチ２２ａ，２２ｂ，２２ｃ，
２２ｄのいずれかにセットされた後、各ラッチ２２ａ，
２２ｂ，２２ｃ，２２ｄの出力に接続されたアンドゲ−
ト３３ａ，３３ｂ，３３ｃ，３３ｄを介してオアゲ−ト
３５に入力され、このオアゲ−ト３５を通じて２段目の
ラッチ２３にセットされるようになっている。そして、
ラッチ２２ａ，２２ｂ，２２ｃ，２２ｄはＣ装置３のマ
シンサイクルに同期し、かつＣ装置３のマシンサイクル
の１サイクルずつずれた図６（ｈ）〜（ｋ）に示すよう
なタイミングでＳＥＴ信号生成回路２４から出力される
ＳＥＴ信号３０ａ，３０ｂ，３０ｃ，３０ｄによってデ
−タ転送要求信号１１をセットするようになっている。

【０００８】従って、ラッチ２１にＣ装置３のマシンサ
イクルとは非同期でセットされたデ−タ転送要求信号１
２をＣ装置３のマシンサイクルに同期したＳＥＴ信号３
０ａ，３０ｂ，３０ｃ，３０ｄによって取り込むラッチ
２２ａ，２２ｂ，２２ｃ，２２ｄの出力信号３１ａ，３
２ｂ，３２ｃ，３２ｄには上記したような出力不安定期
間が生じる。

【０００９】そこで、ラッチ２２ａ，２２ｂ，２２ｃ，
２２ｄの出力不安定期間がＣ装置３のマシンサイクルの
約３サイクルであるとすると、図６（ｌ）〜（ｐ）に示
すように、ＳＥＴ信号３０ａ，３０ｂ，３０ｃ，３０ｄ
の立上りに対してＣ装置３のマシンサイクルの３．５サ
イクルだけ立上りが遅れたＳＥＬ信号３２ａ，３２ｂ，
３２ｃ，３２ｄをＳＥＴ信号生成回路２４で生成させて
アンドゲ−ト３３ａ，３３ｂ，３３ｃ，３３ｄに入力
し、ラッチ２２ａ，２２ｂ，２２ｃ，２２ｄのいずれか
にデ−タ転送要求信号１２がセットされたならば、その
セット後、３．５サイクル後に対応するアンドゲ−ト３
３ａ，３３ｂ，３３ｃ，３３ｄを通過させ、さらにオア
ゲ−ト３５を介して２段目のラッチ２３にセットさせる
ようにしている。

【００１０】図６のタイムチャ−トにおいては、デ−タ
転送要求信号１２がＳＥＴ信号３０ａによってラッチ２
２にセットされた後、そのセット後、３．５サイクル後
に対応するアンドゲ−ト３３ａを通過し、さらにオアゲ
−ト３５を介して２段目のラッチ２３にセットされてい
る様子を示している。

【００１１】なおここでは、１段目のラッチ数とＳＥＴ
信号生成回路２４からのＳＥＴ信号数とＳＥＬ信号数を
それぞれ４個にして同期回路の動作の説明をしている
が、固定的な数ではなく、１段目のラッチ２２ａ，２２
ｂ，２２ｃ，２２ｄの出力不安定期間とマシンサイクル
の関係によって上記個数が決まる。

【００１２】このようにしてＡ装置１から出力されたデ
−タ転送要求信号１０は、Ａ装置とは非同期のＣ装置３
のマシンサイクルに同期化される。そして、ラッチ２３
にセットされたデ−タ要求信号１５（図６（ｑ）に示
す）は立上り微分回路１４により、Ｂ装置２のクロック
に同期した１サイクルのパルス信号１６となる。

【００１３】Ａ装置１のＤＡＴＡ送出端子から送出され
たデ−タ信号１１は、デ−タ転送要求信号１０によりデ
−タラッチ２５にセットされ、さらにその出力デ−タ信
号１８は前記パルス信号１６によってデ−タラッチ２６
にセットされる。

【００１４】このデ−タラッチ２６にセットされたデ−
タ信号は、立上り微分回路１４で生成した前記１サイク
ルのパルス信号１６をデ−タ転送要求信号１７としてＣ
装置３のＲＥＱ受信端子に送出することにより、Ｃ装置
３によって取り込まれる。

【００１５】従って、同期化のアクセス時間は、ラッチ
２２にセットしてからラッチ２３へ信号が転送される間
となる。

【００１６】なお、図５では、転送デ−タ、アドレスデ
−タ、およびその他の制御デ−タ等は区別せずに、デ−
タ信号１１、デ−タ信号１８、デ−タ信号１９に代表さ
せて示している。

【００１７】

【発明が解決しようとする課題】ところで、この種のデ
−タ処理装置にあってはデ−タ処理量が増加する傾向で
あるため、時間当たりのデ−タ処理量を増やすために
は、１回のデ−タ転送要求に対するデ−タ転送処理時間
を短縮する必要がある。

【００１８】しかしながら、上記構成においては、デ−
タ転送要求信号１２を出力した後、１段目のラッチ２２
ａ，２２ｂ，２２ｃ，２２ｄの出力不安定期間を確保
し、この出力不安定期間の経過後に、２段目のラッチ２
３にデ−タ転送要求信号をセットしているため、デ−タ
転送処理時間の中にラッチ２２ａ，２２ｂ，２２ｃ，２
２ｄの出力不安定期間が加算された形になってしまい、
デ−タ転送処理時間が長くなり、デ−タの高速転送処理
に限界があるという問題がある。

【００１９】本発明の目的は、ラッチ等の素子の出力不
安定時間に影響を受けることなく、デ−タ等の信号を高
速転送することができる信号転送方式を提供することに
ある。

【００２０】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、送信側装置のマシンサイクルに同期し
た第１の制御信号を生成する第１の制御信号生成回路
と、この第１の制御信号生成回路で生成された第１の制
御信号を送信側装置の所定マシンサイクル時間だけ遅延
し、遅延制御信号を生成する遅延制御信号生成回路と、
受信側装置のマシンサイクルに同期した第２の制御信号
を生成する第２の制御信号生成回路と、この第２の制御
信号生成回路で生成された第２の制御信号によって前記
第１の制御信号を取り込み、前記第１の制御信号に同期
し、かつ送信側装置と受信側装置との信号転送経路中に
存在するラッチ等の素子の出力不安定時間相当の時間経
過後に第３の制御信号を出力する第３の制御信号生成回
路とを設け、送信側装置から受信側装置へ転送する信号
は前記遅延制御信号によって信号転送経路の１段目のラ
ッチにセットし、さらに前記第３の制御信号で２段目の
ラッチにセットし、この２段目のラッチの出力を受信側
装置に入力するようにした。

【００２１】すなわち、送信側装置のマシンサイクルに
同期した第１の制御信号に同期し、かつ送信側装置と受
信側装置との信号転送経路中に存在するラッチ等の素子
の出力不安定時間相当の時間経過後に能動となる第３の
制御信号を常時生成しておく。そして、送信側装置から
受信側装置に転送すべき信号が送出されたならば、この
信号を遅延制御信号で信号転送経路の１段目のラッチに
セットし、さらに前記第３の制御信号で２段目のラッチ
にセットし、この２段目のラッチの出力を受信側装置に
入力するようにした。

【００２２】

【作用】前記手段によれば、マシンサイクルが異なる送
信側装置から受信側装置に信号を転送する時、その信号
を転送するために用いる遅延制御信号および第３の制御
信号を初めから同期させておき、かつ第３の制御信号は
第１の制御信号に対し、送信側装置と受信側装置との信
号転送経路中に存在するラッチ等の素子の出力不安定時
間相当の時間経過後に能動となるようにしておき、送信
側装置の出力に転送すべき信号が現れたならば、これら
の制御信号によって１段目、２段目のラッチに順次セッ
トさせるので、転送すべき信号の転送処理時間中にはラ
ッチ等の素子の出力不安定時間はほとんど含まれなくな
る。従って、デ−タ転送処理時間が短くなり、ラッチ等
の素子の出力不安定時間に影響を受けることなく、信号
を高速転送することができる。

【００２３】

【実施例】以下、図示する実施例に基づいてこの発明を
詳細に説明する。

【００２４】図１は、本発明の一実施例を示すブロック
構成図であり、従来と同様に、マシンサイクルの異なる
Ａ装置１とＣ装置３との間でのデ−タ点層をＢ装置２を
介して行う場合の例を示している。なお、図５の従来構
成と同一または相当部分は同一記号で表している。

【００２５】図において、Ａ装置１はデ−タ転送要求信
号１０をＲＥＱ送出端子からＢ装置２に送出し、またこ
のデ−タ転送要求信号１０の送出に付随してアドレスデ
−タ、転送デ−タ等のデ−タ信号１１をＤＡＴＡ送出端
子から送出する。このデ−タ転送要求信号１０はＢ装置
２の１段目のラッチ２２ａ，２２ｂ，２２ｃ，２２ｄの
いずれかに後述する遅延セット信号４４ａ，４４ｂ，４
４ｃ，４４ｄによって取り込まれる。また、デ−タ信号
１１はデ−タ転送要求信号１０によってデ−タラッチ２
５に取り込まれる。

【００２６】ここで、前記遅延セット信号４４ａ，４４
ｂ，４４ｃ，４４ｄは、Ａ装置１のマシンサイクルで動
作する第１のＳＥＴ信号生成回路４１からの第１のＳＥ
Ｔ信号４２ａ，４２ｂ，４２ｃ，４２ｄをラッチ４３
ａ，４３ｂ，４３ｃ，４３ｄで遅延させることによって
生成される。図２のタイムチャ−トの（ｄ）〜（ｇ）に
第１のＳＥＴ信号を、また（ｈ）に遅延セット信号４４
ａを示している。

【００２７】従って、デ−タ転送要求信号１０は、従来
と異なり、１段目のラッチ２２ａ，２２ｂ，２２ｃ，２
２ｄにＡ装置１のマシンサイクルに同期してセットされ
る。

【００２８】一方、Ｂ装置２には、Ｃ装置３のマシンサ
イクルに同期し、かつ４サイクルに１度ずつ能動となる
図２の（ｑ）〜（ｔ）に示すような第２のＳＥＴ信号３
０ａ，３０ｂ，３０ｃ，３０ｄを生成し、さらに、第２
のＳＥＴ信号３０ａ，３０ｂ，３０ｃ，３０ｄに対し
３．５サイクルずれた図２の（ｕ）〜（ｘ）に示すよう
なＳＥＬ信号３２ａ，３２ｂ，３２ｃ，３２ｄを生成す
る第２のセット信号生成回路２４が設けられている。さ
らに、第１のＳＥＴ信号４２ａ，４２ｂ，４２ｃ，４２
ｄをそれぞれ対応する第２のＳＥＴ信号３０ａ，３０
ｂ，３０ｃ，３０ｄによって取り込む同期化用ラッチ４
５ａ，４５ｂ，４５ｃ，４５ｄが設けられている。この
同期化用ラッチ４５ａ，４５ｂ，４５ｃ，４５ｄの出力
信号４６ａ，４６ｂ，４６ｃ，４６ｄは、１段目のラッ
チ２２ａ，２２ｂ，２２ｃ，２２ｄの出力を２段目のラ
ッチ２３に転送するアンドゲ−ト３３ａ，３３ｂ，３３
ｃ，３３ｄに入力されている。

【００２９】ここで、第１のＳＥＴ信号生成回路４１か
ら出力される第１のＳＥＴ信号４２ａ，４２ｂ，４２
ｃ，４２ｄと、第２のＳＥＴ信号生成回路２４から出力
される第２のＳＥＴ信号３０ａ，３０ｂ，３０ｃ，３０
ｄとは非同期である。したがって、これらのセット信号
のタイミングによっては同期化用ラッチ４５ａ，４５
ｂ，４５ｃ，４５ｄの出力に不安定期間が生じる。

【００３０】そこで、その出力不安定期間を外したタイ
ミングで、１段目のラッチ２２ａ，２２ｂ，２２ｃ，２
２ｄの出力を２段目のラッチ２３に転送すべく、第２の
ＳＥＴ信号３０ａ，３０ｂ，３０ｃ，３０ｄに対し３．
５サイクルずれた図２の（ｕ）〜（ｘ）に示すようなＳ
ＥＬ信号３２ａ，３２ｂ，３２ｃ，３２ｄが予め生成さ
れる。

【００３１】このＳＥＬ信号３２ａ，３２ｂ，３２ｃ，
３２ｄと同期化用ラッチ４５ａ，４５ｂ，４５ｃ，４５
ｄの出力信号４６ａ，４６ｂ，４６ｃ，４６ｄは、アン
ドゲ−ト３３ａ，３３ｂ，３３ｃ，３３ｄに入力されて
いる。従って、このアンドゲ−ト３３ａ，３３ｂ，３３
ｃ，３３ｄにおいては、第１のＳＥＴ信号４２ａ，４２
ｂ，４２ｃ，４２ｄに同期し、かつＡ装置１とＣ装置３
との間の同期化用ラッチ４５ａ，４５ｂ，４５ｃ，４５
ｄの出力不安定時間相当の時間経過後に能動となるゲ−
トタイミングが生成されることになる。すなわち、アン
ドゲ−ト３３ａ，３３ｂ，３３ｃ，３３ｄにおいては、
第３のＳＥＴ信号と言うべきゲ−トタイミング信号が生
成される。

【００３２】なお、１段目のラッチ数とＳＥＴ信号生成
回路４１からのＳＥＴ信号数及び同期化用ラッチ数とＳ
ＥＴ信号生成回路２４からのＳＥＴ信号数とＳＥＬ信号
数をそれぞれ４個にして同期化を行うようにしている
が、これらの数は固定的なものではなく、ラッチ等の素
子の出力不安定期間とマシンサイクルの関係によって決
まる。

【００３３】従って、この実施例のような構成において
は、送信側のＡ装置１のマシンサイクルに同期した第１
のＳＥＴ信号４２ａ，４２ｂ，４２ｃ，４２ｄに同期
し、かつＡ装置１と受信側のＣ装置３との間の同期化用
ラッチ４５ａ，４５ｂ，４５ｃ，４５ｄの出力不安定時
間相当の時間経過後に能動となるゲ−トタイミングが常
時生成されていることになるので、デ−タ転送要求信号
１０はその発生タイミングの直後に現れるゲ−トタイミ
ングに合わせて２段目のラッチ２３に転送すれば、その
転送処理時間の中に同期化用ラッチ４５ａ，４５ｂ，４
５ｃ，４５ｄの出力不安定時間が現れることはなくな
る。

【００３４】すなわち、図２のタイムチャ−トの（ａ）
に示すようなタイミングでデ−タ転送要求信号１０がＡ
装置１から出力されたとすると、このデ−タ転送要求信
号１０はその直後に現れる遅延ＳＥＴ信号４４ａ（図２
（ｈ））によって１段目のラッチ２２ａに取り込まれ
る。これによって、ラッチ２２ａの出力信号３１ａは図
２（ｉ）に示すように、Ｈレベルになる。

【００３５】一方、第２のＳＥＴ信号生成回路２４はデ
−タ転送要求信号１０とは無関係に、図２（ｑ）〜
（ｔ）に示す第２のＳＥＴ信号３０ａ，３０ｂ，３０
ｃ，３０ｄと、図２（ｕ）〜（ｘ）に示す第２のＳＥＬ
信号３２ａ，３２ｂ，３２ｃ，３２ｄを常時生成してい
る。そして、同期化用ラッチ４５ａ，４５ｂ，４５ｃ，
４５ｄは第１のＳＥＴ信号４２ａ，４２ｂ，４２ｃ，４
２ｄをそれぞれ対応する第２のＳＥＴ信号３０ａ，３０
ｂ，３０ｃ，３０ｄによって取り込み、その出力から第
１１のＳＥＴ信号４２ａ，４２ｂ，４２ｃ，４２ｄと第
２のＳＥＴ信号３０ａ，３０ｂ，３０ｃ，３０ｄとを同
期化した信号を常時生成し、その出力信号４６ａ，４６
ｂ，４６ｃ，４６ｄをアンドゲ−ト３３ａ，３３ｂ，３
３ｃ，３３ｄに入力し、アンドゲ−ト３３ａ，３３ｂ，
３３ｃ，３３ｄにおいて、第１のＳＥＴ信号４２ａ，４
２ｂ，４２ｃ，４２ｄに同期し、かつＡ装置１とＣ装置
３との間の同期化用ラッチ４５ａ，４５ｂ，４５ｃ，４
５ｄの出力不安定時間相当の時間経過後に能動となるゲ
−トタイミングを常時与えている。

【００３６】そこで、１段目のラッチ２２ａが図２
（ｉ）に示すタイミングでセットされると、このラッチ
２２ａの出力信号３１ａはアンドゲ−ト３３ａにおいて
第１のＳＥＴ信号４２ａに同期し、かつ同期化用ラッチ
４５ａの出力不安定時間相当の時間経過後に能動となる
ゲ−トタイミングでアンド条件が成立した時に、オアゲ
−ト３５を介して２段目のラッチ２３に転送される（図
２（ｙ）参照）。

【００３７】そして、この２段目のラッチ２３の出力信
号１５は立上り微分回路１４に入力され、その立上り部
分に同期したパルス信号１６が生成される。このパルス
信号１６はデ−タ転送要求信号１７としてＣ装置３のＲ
ＥＱ受信端子に入力される。さらにこのパルス信号１６
によってデ−タラッチ２５の出力デ−タは２段目のデ−
タラッチ２６に取り込まれ、Ｃ装置３に転送される。

【００３８】従って、図２のタイムチャ−トから明らか
なように、転送すべきデ−タ転送要求信号１０の転送処
理時間中にラッチ等の素子の出力不安定時間はほとんど
含まれなくなり、デ−タ転送要求信号１０の転送に必要
な処理時間はラッチ２２ａをセットしてからラッチ２３
をセットするまでとなる。この結果、転送処理時間が大
幅に短くなる。

【００３９】この結果、デ−タ信号１１を高速転送する
ことが可能になる。

【００４０】本実施例での同期対象は１つのデ−タ転送
要求を示したが、複数の装置からのデ−タ転送要求信号
を同期対象にすることもできる。

【００４１】図３および図４はその構成を示す本発明の
他の実施例のブロック図であり、図１のデ−タラッチ２
５，２６に代えて８組のスタック２５ａ〜２５ｈおよび
２６が設けられている。また、デ−タ転送要求信号１０
をカウントし、デ−タ信号１１をどのスタックに格納す
るかを指示する３ビット構成のインポインタ値を出力す
るインポインタ５０と、スタック２５ａ〜２５ｈのいず
れの内容をスタック２６に転送するかを指示する３ビッ
ト構成のアウトポインタ値を出力するアウトポインタ５
１と、アンドゲ−ト３３ａおよびオアゲ−ト３５を介し
て１段目のラッチ２２ａ〜２２ｄから２段目のラッチ２
３にセットしたインポインタ値とアウトポインタ５１の
アウトポインタ値とを比較し、不一致ならば、デ−タ要
求信号１７をＣ装置３に出力し、さらにアウトポインタ
５１を更新する比較回路５７が設けられている。

【００４２】５２はインポインタ値をデコ−ドし、その
デコ−ド結果（０〜７）に対応するアンドゲ−ト（５３
ａ〜５３ｈのいずれか）からデ−タ転送要求信号１０を
通過させ、インポインタ値に対応したスタック（２５ａ
〜２５ｈのいずれか）にデ−タ信号１１をセットさせる
デコ−ダである。同様に、５４はアウトポインタ値をデ
コ−ドし、そのデコ−ド結果（０〜７）に対応するアン
ドゲ−ト（５５ａ〜５５ｈのいずれか）を開状態にし、
その開状態のアンドゲ−トに入力されているスタック２
５ａ〜２５ｈの内容をオアゲ−ト５６を介してスタック
２６にセットさせるデコ−ダである。

【００４３】なお、１段目のラッチ２２ａ〜２２ｄおよ
び２段目のラッチ２３は、３ビット構成のインポインタ
値を保持可能なものとする。

【００４４】この構成においては、デ−タ転送要求信号
１０が複数回発生した場合、あるいは複数のＡ装置１か
らデ−タ転送要求信号１０が複数個発生してＢ装置２に
入力された場合、インポインタ５０はそれらのデ−タ転
送要求信号１０をカウントし、そのカウント値をインポ
インタ値として出力する。

【００４５】一方、各デ−タ転送要求信号１０に付随し
て入力されたデ−タ信号１１はインポインタ値に対応し
たスタック２５ａ〜２５ｈのいずれかに格納される。ま
た、インポインタ値は１段目のラッチ２２ａ〜２２ｄに
Ａ装置１のマシンサイクルに同期してセットされ、この
後、アンドゲ−ト３３ａおよびオアゲ−ト３５を介して
Ｃ装置のマシンサイクルに同期して２段目のラッチ２３
にセットされる。

【００４６】比較回路５４は２段目のラッチ２３にセッ
トされたインポインタ値とアウトポインタ値を比較し、
不一致であれば、デ−タ要求転送信号１７をＣ装置３に
出力し、さらにアウトポインタ５１を更新する。すなわ
ち、ラッチ２３に転送されてきたインポインタ値に対応
するデ−タ信号が未だＣ装置３に転送していないもので
あった時には、デ−タ転送要求信号１７を出力する。こ
れによって、スタック２５ａ〜２５ｈに格納したが、未
だＣ装置３に転送されていないデ−タ信号がスタック２
６に取り込まれ、この後にＣ装置３に転送される。

【００４７】このように本実施例は、複数のデ−タ転送
要求信号に対数インポインタ値を同期の対象にすること
により、マシンサイクルの異なるデ−タ転送要求信号を
Ｃ装置３に確実に転送することができる。

【００４８】なお、本発明は上記実施例に限定されるも
のではなく、要旨を逸脱しない範囲で種々の変更が可能
であることは言うまでもない。

【００４９】

【発明の効果】以上説明したように本発明においては、
マシンサイクルが異なる送信側装置から受信側装置に信
号を転送する時、その信号を転送するために用いる遅延
制御信号および第３の制御信号を初めから同期させてお
き、かつ第３の制御信号は第１の制御信号に対し、送信
側装置と受信側装置との信号転送経路中に存在するラッ
チ等の素子の出力不安定時間相当の時間経過後に能動と
なるようにしておき、送信側装置の出力に転送すべき信
号が現れたならば、これらの制御信号によって１段目、
２段目のラッチに順次セットさせるようにしたので、転
送すべき信号の転送処理時間中にはラッチ等の素子の出
力不安定時間はほとんど含まれなくなる。従って、デ−
タ転送処理時間が大幅に短くなり、ラッチ等の素子の出
力不安定時間に影響を受けることなく、デ−タ等の信号
を高速に転送することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック構成図であ
る。

【図２】図１の実施例の信号転送動作を説明するための
タイムチャ−トである。

【図３】本発明の他の実施例の構成の一部分を示すブロ
ック構成図である。

【図４】図３の他の実施例の構成の残りの部分を示すブ
ロック構成図である。

【図５】従来の転送方式を用いたデ−タ処理装置の構成
を示すブロック図である。

【図６】図５の従来構成における信号転送動作を説明す
るためのタイムチャ−トである。

【符号の説明】

１…Ａ装置、２…Ｂ装置、３…Ｃ装置、１０…デ−タ転
送要求信号、１１…デ−タ信号、１４…立上り微分回
路、２２ａ〜２２ｄ…１段目のラッチ、２３…２段目の
ラッチ、２４…第１のＳＥＴ信号生成回路、２５，２５
…デ−タラッチ、２５ａ〜２５ｈ…スタック、４１…第
１のＳＥＴ信号生成回路、３０ａ〜３０ｄ…第２のＳＥ
Ｔ信号、３２ａ〜３２ｄ…ＳＥＬ信号、３３ａ〜３３ｄ
…アンドゲ−ト、４２ａ〜４２ｄ…第１のＳＥＴ信号、
４３ａ〜４３ｄ…遅延ラッチ、４４ａ〜４４ｄ…遅延Ｓ
ＥＴ信号、４５ａ〜４５ｄ…同期化用ラッチ、５０…イ
ンポインタ、５１…アウトポインタ、５７…比較回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今村 二郎 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 送信側装置のマシンサイクルに同期した
   第１の制御信号を生成する第１の制御信号生成回路と、
   この第１の制御信号生成回路で生成された第１の制御信
   号を送信側装置の所定マシンサイクル時間だけ遅延し、
   遅延制御信号を生成する遅延制御信号生成回路と、受信
   側装置のマシンサイクルに同期した第２の制御信号を生
   成する第２の制御信号生成回路と、この第２の制御信号
   生成回路で生成された第２の制御信号によって前記第１
   の制御信号を取り込み、前記第１の制御信号に同期し、
   かつ送信側装置と受信側装置との信号転送経路中に存在
   するラッチ等の素子の出力不安定時間相当の時間経過後
   に第３の制御信号を出力する第３の制御信号生成回路と
   を設け、送信側装置から受信側装置へ転送する信号は前
   記遅延制御信号によって信号転送経路の１段目のラッチ
   にセットし、さらに前記第３の制御信号で２段目のラッ
   チにセットし、この２段目のラッチの出力を受信側装置
   に入力するようにしたことを特徴とする信号転送方式。
2. 【請求項２】 送信側装置から受信側装置へ転送する信
   号は、複数のデ−タ処理装置からのデ−タ転送要求を複
   数組のスタックに格納する際の格納位置を示すポインタ
   値としたことを特徴とする請求項１記載の信号転送方
   式。