JPH0752871B2 - データ伸長回路 - Google Patents
データ伸長回路Info
- Publication number
- JPH0752871B2 JPH0752871B2 JP63118512A JP11851288A JPH0752871B2 JP H0752871 B2 JPH0752871 B2 JP H0752871B2 JP 63118512 A JP63118512 A JP 63118512A JP 11851288 A JP11851288 A JP 11851288A JP H0752871 B2 JPH0752871 B2 JP H0752871B2
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- JP
- Japan
- Prior art keywords
- data
- circuit
- pulse
- start pattern
- fifo memory
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、時間軸の伸長機能を持つデータ伸長回路に関
するものである。
するものである。
従来の技術 第３図に従来の時間軸伸長機能を持つデータ伸長回路の
ブロック図を、第４図にデータの伸長のようすを示す動
作波形図を示す。第３図で、１はスタートパタン検出回
路、２は書き込みパルス発生回路、３はFIFOメモリ、10
はバーストデータ入力端子、11は読みだしパルス入力端
子、12は連続データ出力端子である。
ブロック図を、第４図にデータの伸長のようすを示す動
作波形図を示す。第３図で、１はスタートパタン検出回
路、２は書き込みパルス発生回路、３はFIFOメモリ、10
はバーストデータ入力端子、11は読みだしパルス入力端
子、12は連続データ出力端子である。
以上のように構成された従来のデータ伸長回路において
は、入力端子10からスタートパタンとそれに続くデータ
が入力したとき、スタートパタン検出回路１がスタート
パタン位置を検出して検出パルスを出力する。書き込み
パルス発生回路２はこのスタートパタン位置検出パルス
を入力したら、スタートパタンに続くデータがFIFOメモ
リ３に入力するように書き込みパルスを発生する。FIFO
メモリ３は書き込みパルスによってデータを入力し、端
子11からの読みだしパルスによってデータを出力し、時
間軸伸張したデータを出力端子12より出力する。以上の
ような動作で、第４図のD1からD3の様にスタートパタン
に続くデータを時間軸伸張し連続したデータにする。
は、入力端子10からスタートパタンとそれに続くデータ
が入力したとき、スタートパタン検出回路１がスタート
パタン位置を検出して検出パルスを出力する。書き込み
パルス発生回路２はこのスタートパタン位置検出パルス
を入力したら、スタートパタンに続くデータがFIFOメモ
リ３に入力するように書き込みパルスを発生する。FIFO
メモリ３は書き込みパルスによってデータを入力し、端
子11からの読みだしパルスによってデータを出力し、時
間軸伸張したデータを出力端子12より出力する。以上の
ような動作で、第４図のD1からD3の様にスタートパタン
に続くデータを時間軸伸張し連続したデータにする。
次に、スタートパタンが検出できなかった場合の動作を
説明する。
説明する。
スタートパタン検出回路１がスタートパタンを検出でき
なかったら、パルス発生回路２は動作しないから第４図
のD4のようにFIFOメモリ３にはデータがなにも書き込ま
れない。
なかったら、パルス発生回路２は動作しないから第４図
のD4のようにFIFOメモリ３にはデータがなにも書き込ま
れない。
発明が解決しようとする課題 しかしながら上記のような構成のデータ伸長回路では、
スタートパタンを検出し損なうと、FIFOメモリに書き込
むデータがとぎれてしまい、FIFOメモリが空になった
り、さらに時間軸を伸長した後のデータがとぎれている
ためにフレーム同期が外れたりするという問題点を有し
ていた。
スタートパタンを検出し損なうと、FIFOメモリに書き込
むデータがとぎれてしまい、FIFOメモリが空になった
り、さらに時間軸を伸長した後のデータがとぎれている
ためにフレーム同期が外れたりするという問題点を有し
ていた。
本発明はかかる点に鑑み、スタートパタンを検出し損な
ってもフレーム同期が外れず、さらにデータがとぎれた
ことが時間軸伸張後にも分かるようなデータ伸長回路を
提供することを目的とする。
ってもフレーム同期が外れず、さらにデータがとぎれた
ことが時間軸伸張後にも分かるようなデータ伸長回路を
提供することを目的とする。
課題を解決するための手段 本発明は、一定周期で入力するスタートパタンの検出回
路と、スタートパタンを検出しない場合にパルスを出力
するタイマ回路と、前記検出回路からの信号またはタイ
マ回路からの信号によって所定個数のパルスを発生すパ
ルス発生る回路と、このパルス発生回路の出力パルスを
書き込みパルスとして加えるFIFOメモリを備えたデータ
伸長回路である。
路と、スタートパタンを検出しない場合にパルスを出力
するタイマ回路と、前記検出回路からの信号またはタイ
マ回路からの信号によって所定個数のパルスを発生すパ
ルス発生る回路と、このパルス発生回路の出力パルスを
書き込みパルスとして加えるFIFOメモリを備えたデータ
伸長回路である。
作用 本発明は前記した構成により、スタートパタンを検出で
きなかった場合にタイマ回路がパルスを出力し、FIFOメ
モリに所定個数のダミーデータを強制的に入力すること
によって、FIFOメモリのアンダーフローや伸長回路の次
段に接続されるフレーム同期回路の同期はずれ等を防止
する。
きなかった場合にタイマ回路がパルスを出力し、FIFOメ
モリに所定個数のダミーデータを強制的に入力すること
によって、FIFOメモリのアンダーフローや伸長回路の次
段に接続されるフレーム同期回路の同期はずれ等を防止
する。
実施例 第１図は本発明の実施例におけるデータ伸長回路のブロ
ック図を、第２図はデータの時間軸伸張の動作波形を示
すものである。第１図で、１はスタートパタン検出回
路、20は書き込みパルス発生回路、３はFIFOメモリ、４
はタイマ回路、10はバーストデータ入力端子、11は読み
だしパルス入力端子、12は連続データ出力端子である。
ック図を、第２図はデータの時間軸伸張の動作波形を示
すものである。第１図で、１はスタートパタン検出回
路、20は書き込みパルス発生回路、３はFIFOメモリ、４
はタイマ回路、10はバーストデータ入力端子、11は読み
だしパルス入力端子、12は連続データ出力端子である。
以上のように構成された本実施例のデータ受信装置につ
いて、以下その動作を説明する（第２図参照）。
いて、以下その動作を説明する（第２図参照）。
入力端子10からスタートパタンとそれに続くデータが入
力したとき、スタートパタン検出回路１がスタートパタ
ン位置を検出して、検出パルスを出力する。書き込みパ
ルス発生回路20はこのスタートパタン位置検出パルスを
入力したら、スタートパタンに続くデータがFIFOメモリ
３に入力するように書き込みパルスを発生する。FIFOメ
モリ３は書き込みパルスによってデータを入力し、端子
11からの読みだしパルスによってデータを出力し、時間
軸伸張したデータを出力端子12より出力する。以上のよ
うな動作で、第２図（ａ）のD1からD3の様にスタートパ
タンに続くデータを時間軸伸張し連続したデータにす
る。
力したとき、スタートパタン検出回路１がスタートパタ
ン位置を検出して、検出パルスを出力する。書き込みパ
ルス発生回路20はこのスタートパタン位置検出パルスを
入力したら、スタートパタンに続くデータがFIFOメモリ
３に入力するように書き込みパルスを発生する。FIFOメ
モリ３は書き込みパルスによってデータを入力し、端子
11からの読みだしパルスによってデータを出力し、時間
軸伸張したデータを出力端子12より出力する。以上のよ
うな動作で、第２図（ａ）のD1からD3の様にスタートパ
タンに続くデータを時間軸伸張し連続したデータにす
る。
パタン検出回路１がパタンを検出できなかった場合に
は、タイマ回路４がパルスを発生する。このパルスによ
って書き込みパルス発生回路２は、所定の数のパルスを
発生する。第２図（ａ）の斜線の部分の様に、このパル
スによってFIFOメモリには正しいデータではないが、所
定の個数のダミーデータが書き込まれる。タイマ回路４
は、バーストデータが周期的に入力する場合には、例え
ば次のように構成する。すなわち、バーストデータを入
力し終えた後からクロック数をカウントし、その値が既
定数を越えたときパルスを発生する。既定数は、前回の
バーストデータが終了してから次回のスタートパタンが
到達するまでの最大時間間隔中に含まれるクロック数よ
り少し大きい値にする。そうすることによって、本来ス
タートパタンが来る時刻を過ぎたならタイマ回路からパ
ルスが発生する。
は、タイマ回路４がパルスを発生する。このパルスによ
って書き込みパルス発生回路２は、所定の数のパルスを
発生する。第２図（ａ）の斜線の部分の様に、このパル
スによってFIFOメモリには正しいデータではないが、所
定の個数のダミーデータが書き込まれる。タイマ回路４
は、バーストデータが周期的に入力する場合には、例え
ば次のように構成する。すなわち、バーストデータを入
力し終えた後からクロック数をカウントし、その値が既
定数を越えたときパルスを発生する。既定数は、前回の
バーストデータが終了してから次回のスタートパタンが
到達するまでの最大時間間隔中に含まれるクロック数よ
り少し大きい値にする。そうすることによって、本来ス
タートパタンが来る時刻を過ぎたならタイマ回路からパ
ルスが発生する。
以上のように本実施例によれば、データが到達している
にもかかわらずスタートパタン検出回路が検出パルスを
発生しない場合、タイマ回路がパルスを発生し、FIFO書
き込みパルスを所定個数発生させる。このようにデータ
をFIFOメモリに所定個数を強制的に書き込むことによ
り、まず第一に時間軸伸長した後のデータが連続とな
り、本回路の次段での同期回路の同期保護機能によって
次段のフレーム同期がはずれない。次ぎにFIFOメモリ中
のデータ個数が少なくなり過ぎてしまい、せっかく正し
く入力したデータまでも失うことが避けられる。また、
ユニークワードをダーミーのデータとしてFIFOメモリに
書き込めば、次段へエラーを知らせることができる。
にもかかわらずスタートパタン検出回路が検出パルスを
発生しない場合、タイマ回路がパルスを発生し、FIFO書
き込みパルスを所定個数発生させる。このようにデータ
をFIFOメモリに所定個数を強制的に書き込むことによ
り、まず第一に時間軸伸長した後のデータが連続とな
り、本回路の次段での同期回路の同期保護機能によって
次段のフレーム同期がはずれない。次ぎにFIFOメモリ中
のデータ個数が少なくなり過ぎてしまい、せっかく正し
く入力したデータまでも失うことが避けられる。また、
ユニークワードをダーミーのデータとしてFIFOメモリに
書き込めば、次段へエラーを知らせることができる。
なお、本実施例では入力データは直列でFIFOメモリに書
き込んだが、直列データが高速の場合等の場合は、入力
データを直列並列変換した後にFIFOメモリに書き込んで
もよい。
き込んだが、直列データが高速の場合等の場合は、入力
データを直列並列変換した後にFIFOメモリに書き込んで
もよい。
また、FIFOメモリを連続して読み出す説明をしたが、バ
ースト的に読み出してもよい。
ースト的に読み出してもよい。
発明の効果 以上説明したように、本発明によれば、データが到達し
ているにもかかわらずスタートパタン検出回路が検出パ
ルスを発生しない場合に、FIFOメモリにダミーデータを
書き込むことによって、時間軸伸長後のデータが連続と
なり、次段のフレーム同期がはずれることがなく、より
品質のよい伝送路を提供することができ、その実用効果
は大きい。
ているにもかかわらずスタートパタン検出回路が検出パ
ルスを発生しない場合に、FIFOメモリにダミーデータを
書き込むことによって、時間軸伸長後のデータが連続と
なり、次段のフレーム同期がはずれることがなく、より
品質のよい伝送路を提供することができ、その実用効果
は大きい。
第１図は本発明における一実施例のデータ伸長回路のブ
ロック図、第２図は同実施例の動作波形図、第３図は従
来のデータ伸長回路のブロック図、第４図は従来のデー
タ伸長回路の動作波形図である。 １……スタートパタン検出回路、２……書き込みパルス
発生回路、３……FIFOメモリ、４……タイマ回路、10…
…バーストデータ入力端子、11……読み出しパルス入力
端子、12……連続データ出力端子。
ロック図、第２図は同実施例の動作波形図、第３図は従
来のデータ伸長回路のブロック図、第４図は従来のデー
タ伸長回路の動作波形図である。 １……スタートパタン検出回路、２……書き込みパルス
発生回路、３……FIFOメモリ、４……タイマ回路、10…
…バーストデータ入力端子、11……読み出しパルス入力
端子、12……連続データ出力端子。
Claims (1)
- 【請求項１】一定周期で入力するスタートパタンの検出
回路と、前記スタートパタンの入力時刻が過ぎてもスタ
ートパタンを検出しない場合にパルスを出力するタイマ
回路と、前記検出回路からの信号またはタイマ回路から
の信号によって所定個数のパルスを発生するパルス発生
回路と、このパルス発生回路の出力パルスを書き込みパ
ルスとして加えるFIFOメモリとから構成されることを特
徴とするデータ伸長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118512A JPH0752871B2 (ja) | 1988-05-16 | 1988-05-16 | データ伸長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63118512A JPH0752871B2 (ja) | 1988-05-16 | 1988-05-16 | データ伸長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01288130A JPH01288130A (ja) | 1989-11-20 |
| JPH0752871B2 true JPH0752871B2 (ja) | 1995-06-05 |
Family
ID=14738470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63118512A Expired - Fee Related JPH0752871B2 (ja) | 1988-05-16 | 1988-05-16 | データ伸長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752871B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5058738B2 (ja) * | 2007-09-25 | 2012-10-24 | キヤノン株式会社 | ＩｒＤＡ制御装置及びＩｒＤＡ制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138347A (en) * | 1980-03-31 | 1981-10-28 | Nec Corp | Elastic memory controlling circuit |
-
1988
- 1988-05-16 JP JP63118512A patent/JPH0752871B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01288130A (ja) | 1989-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |