JPS59149538A - 速度変換回路 - Google Patents
速度変換回路Info
- Publication number
- JPS59149538A JPS59149538A JP2429083A JP2429083A JPS59149538A JP S59149538 A JPS59149538 A JP S59149538A JP 2429083 A JP2429083 A JP 2429083A JP 2429083 A JP2429083 A JP 2429083A JP S59149538 A JPS59149538 A JP S59149538A
- Authority
- JP
- Japan
- Prior art keywords
- speed data
- signal
- circuit
- start signal
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、短い時間間隔で高速データが入力されても、
そのデータの一部が失われないように低速データに変換
する速度変換回路に関するものである。
そのデータの一部が失われないように低速データに変換
する速度変換回路に関するものである。
従来技術と問題点
高速データから低速デー多へ変換する従来の速度変換回
路は、例えば第１図に示す構成を有するものであった。
路は、例えば第１図に示す構成を有するものであった。
同図に於て、■はメモリ、２ａは書込制御回路、２ｂは
続出制御回路、３はスタート信号検出回路、４はストッ
プ信号検出回路、５は遅延回路である。高速データａは
、通常一定態上の時間間隔を於て入力されるもので、例
えば、対話形式で情報処理装置と端末装置との間で情報
を送受信する場合に、情報処理装置からは高速データが
送出され、対話形式であるから、連続的に高速データが
送出されないのが一般的である。この高速データａのス
タート信号をスタート信号検出回路３で検出すると、そ
の検出信号すは、ストップ信号検出回路４のリセット信
号、書込制御回路２ａの書込開始信号ｄ及び遅延回路５
を介して続出制御回路２ｂの読出開始信号ｅとなる。起
動された書込制御回路２ａは入力された高速データａを
メモリ１の所定の番地例えばθ番地から順次書込む制御
を行い、遅延回路５により所定時間遅延されて続出制御
回路２ｂが起動されて低速のクロックでメモリ１の所定
の番地例えば０番地から読出しの制御を行うことにより
、低速データｆに変換される。この低速データｆは例え
ば前記端末装置へ伝送される。又高速データａのストッ
プ信号をストップ信号検出回路４で検出すると、その検
出信号Ｃによりスタート信号検出回路３をリセットし、
次のスタート信号の検出に備える。
続出制御回路、３はスタート信号検出回路、４はストッ
プ信号検出回路、５は遅延回路である。高速データａは
、通常一定態上の時間間隔を於て入力されるもので、例
えば、対話形式で情報処理装置と端末装置との間で情報
を送受信する場合に、情報処理装置からは高速データが
送出され、対話形式であるから、連続的に高速データが
送出されないのが一般的である。この高速データａのス
タート信号をスタート信号検出回路３で検出すると、そ
の検出信号すは、ストップ信号検出回路４のリセット信
号、書込制御回路２ａの書込開始信号ｄ及び遅延回路５
を介して続出制御回路２ｂの読出開始信号ｅとなる。起
動された書込制御回路２ａは入力された高速データａを
メモリ１の所定の番地例えばθ番地から順次書込む制御
を行い、遅延回路５により所定時間遅延されて続出制御
回路２ｂが起動されて低速のクロックでメモリ１の所定
の番地例えば０番地から読出しの制御を行うことにより
、低速データｆに変換される。この低速データｆは例え
ば前記端末装置へ伝送される。又高速データａのストッ
プ信号をストップ信号検出回路４で検出すると、その検
出信号Ｃによりスタート信号検出回路３をリセットし、
次のスタート信号の検出に備える。
第２図は第１図の各部の信号ａ −ｆの一例を（ａ）〜
（ｆｌとして示す説明図であり、高速データａが（ａｌ
のＡ、Ｂのように入力された場合は、スタート信号の検
出信号すは（ｂｌ、ストップ信号の検出信号Ｃはｔｅｌ
に示すものとなるから、書込制御回路２ａの書込開始信
号ｄは（ｄ＋、続出制御回路２ｂの読出開始信号ｅは遅
延回路５による遅延時間τ遅れたｆｅ）に示すものとな
る。従って、メモリ１から読出される低速データｆは（
ｆ）に示ずＡ、Ｂとなる。このように高速データａ−Ｉ
Ｊ＜Ａ、Ｂのように所定の時間間隔以上で入力されると
、メモリ１からは低速データｆが読出されるので、速度
変換が正常に行われることになる。
（ｆｌとして示す説明図であり、高速データａが（ａｌ
のＡ、Ｂのように入力された場合は、スタート信号の検
出信号すは（ｂｌ、ストップ信号の検出信号Ｃはｔｅｌ
に示すものとなるから、書込制御回路２ａの書込開始信
号ｄは（ｄ＋、続出制御回路２ｂの読出開始信号ｅは遅
延回路５による遅延時間τ遅れたｆｅ）に示すものとな
る。従って、メモリ１から読出される低速データｆは（
ｆ）に示ずＡ、Ｂとなる。このように高速データａ−Ｉ
Ｊ＜Ａ、Ｂのように所定の時間間隔以上で入力されると
、メモリ１からは低速データｆが読出されるので、速度
変換が正常に行われることになる。
しかし、高速データａが第３図の＋ａ）のＡ、Ｂのよう
に短い時間間隔で入力される場合が発生すると、高速デ
ータＢのスタート信号をスタート信号検出回路３で検出
したとき、未だその前の高速データＡが完全にメモリ１
から読出されて低速データＡに変換されていないがＪス
タート信号の検出信号すを遅延回路５で遅延した続出開
始信号ｅが出しを開始することになる。即ちその前の高
速データＡの一部は低速データＡに変換されないので、
（ｆ）の斜線で示す低速データＡの一部が失われること
になる。
に短い時間間隔で入力される場合が発生すると、高速デ
ータＢのスタート信号をスタート信号検出回路３で検出
したとき、未だその前の高速データＡが完全にメモリ１
から読出されて低速データＡに変換されていないがＪス
タート信号の検出信号すを遅延回路５で遅延した続出開
始信号ｅが出しを開始することになる。即ちその前の高
速データＡの一部は低速データＡに変換されないので、
（ｆ）の斜線で示す低速データＡの一部が失われること
になる。
発明の目的
本発明は、高速データが短い時間間隔で入力されても、
その高速データの一部が失われないように、低速データ
に変換することを目的とするものである。以下実施例に
ついて詳細に説明する。
その高速データの一部が失われないように、低速データ
に変換することを目的とするものである。以下実施例に
ついて詳細に説明する。
発明の実施例
第４図は本発明の実施例のブロック図であり、第１図と
同一符号は同一部分を示すものであって、６はスタート
信号の検出信号すにより所定の時間のインヒビット信号
Ｃ゛を出力するインヒビット信号発生回路、７はゲート
回路である。又第５図は本発明の詳細な説明図であり、
高速データａが第５図の（ａ）に示すように、短い時間
間隔でＡ、Ｂのように入力されると、高速データＡのス
タート信号の検出信号すが書込制御回路２ａの書込開始
信号ｄとなるので、メモリ１への書込みが所定の番地か
ら開始される。又遅延回路５でτだけ遅延された読出開
始信号ｅが読出制御回路２ｂに加えられるので、メモリ
１の所定の番地から読出しが開始される。又インヒビッ
ト信号発生回路６がスタート信号の検出信号すにより起
動されて、第５図の（Ｃ）゛ に示すように所定時間の
インヒビット信号Ｃ゛が出力されてゲート回路７に加え
られる。従ってインヒビット信号Ｃ”が“０”の時間ゲ
ート回路７が閉じられることになる。
同一符号は同一部分を示すものであって、６はスタート
信号の検出信号すにより所定の時間のインヒビット信号
Ｃ゛を出力するインヒビット信号発生回路、７はゲート
回路である。又第５図は本発明の詳細な説明図であり、
高速データａが第５図の（ａ）に示すように、短い時間
間隔でＡ、Ｂのように入力されると、高速データＡのス
タート信号の検出信号すが書込制御回路２ａの書込開始
信号ｄとなるので、メモリ１への書込みが所定の番地か
ら開始される。又遅延回路５でτだけ遅延された読出開
始信号ｅが読出制御回路２ｂに加えられるので、メモリ
１の所定の番地から読出しが開始される。又インヒビッ
ト信号発生回路６がスタート信号の検出信号すにより起
動されて、第５図の（Ｃ）゛ に示すように所定時間の
インヒビット信号Ｃ゛が出力されてゲート回路７に加え
られる。従ってインヒビット信号Ｃ”が“０”の時間ゲ
ート回路７が閉じられることになる。
高速データＡに対して第５図の（ａｌに示すように短い
時間間隔で次の高速データＢが入力されると、スタート
信号の検出信号す及びストップ信号の検出信号Ｃは第５
図の（ｂｌ及び（ｃｌに示すものとなるが、インヒビッ
ト信号Ｃ′が“Ｏ”のときの高速データＢのスタート信
号の検出信号すは、ゲート回路７が閉じられているので
、書込開始信号ｄ及び読出開始信号ｅとはならないこと
になる。従って、書込制御回路２ａは高速データＡが長
いものとしてメモリ１の書込制御を継続し、又読出制御
回路２ｂも高速データＡが長いものとしてメモリ１の続
出制御を継続する。即ち時間間隔の短い高速データＡ、
Ｂは（Ａ＋Ｂ）の一つの高速デー１りと同様にして書込
制御及び読出制御を行うことになり、第５図の（ｆ）に
示すように、高速データＡを低速データＡに変換した後
、継続して高速データＢを低速データＢに変換すること
になる。このような動作により、データの一１部が失わ
れることなく、速度変換を行うことができる。
時間間隔で次の高速データＢが入力されると、スタート
信号の検出信号す及びストップ信号の検出信号Ｃは第５
図の（ｂｌ及び（ｃｌに示すものとなるが、インヒビッ
ト信号Ｃ′が“Ｏ”のときの高速データＢのスタート信
号の検出信号すは、ゲート回路７が閉じられているので
、書込開始信号ｄ及び読出開始信号ｅとはならないこと
になる。従って、書込制御回路２ａは高速データＡが長
いものとしてメモリ１の書込制御を継続し、又読出制御
回路２ｂも高速データＡが長いものとしてメモリ１の続
出制御を継続する。即ち時間間隔の短い高速データＡ、
Ｂは（Ａ＋Ｂ）の一つの高速デー１りと同様にして書込
制御及び読出制御を行うことになり、第５図の（ｆ）に
示すように、高速データＡを低速データＡに変換した後
、継続して高速データＢを低速データＢに変換すること
になる。このような動作により、データの一１部が失わ
れることなく、速度変換を行うことができる。
又高速データＣが入力されたときは、低速データＢに変
換された後であるから、そのスタート信号の検出信号す
により書込制御及び読出制御が開始され、低速データＣ
に変換される。
換された後であるから、そのスタート信号の検出信号す
により書込制御及び読出制御が開始され、低速データＣ
に変換される。
インヒビット信号発生回路６はワンショット・マルチバ
イブレータやタイマ等により容易に構成することができ
るものであり、ゲート回路７の構成に対応して、“０”
又は１”のインヒビット信号Ｃ゛を出力する構成とする
ものである。
イブレータやタイマ等により容易に構成することができ
るものであり、ゲート回路７の構成に対応して、“０”
又は１”のインヒビット信号Ｃ゛を出力する構成とする
ものである。
発明の詳細
な説明したように、本発明は、速度変換回路に、高速デ
ータのスタート信号の検出信号で起動されるインヒビッ
ト信号発生回路６を設け、そのインヒビット信号発生回
路６からのインヒビット信号Ｃ゛により、スタート信号
の検出信号すを書込み読出しの制御回路２ａ、２ｂへ書
込開始及び読出開始の信号としないようにインヒビット
するものであり、高速データが短い時間間隔で入力され
ても、二つの高速データを一つの長い高速デーなく、低
速データに変換することができる。従って、通常は所定
の時間間隔以上で入力される高速データが、たとえ短い
時間間隔で入力される場合が発生しても、簡単な構成で
確実に低速データに変−摸することができる利点がある
。
ータのスタート信号の検出信号で起動されるインヒビッ
ト信号発生回路６を設け、そのインヒビット信号発生回
路６からのインヒビット信号Ｃ゛により、スタート信号
の検出信号すを書込み読出しの制御回路２ａ、２ｂへ書
込開始及び読出開始の信号としないようにインヒビット
するものであり、高速データが短い時間間隔で入力され
ても、二つの高速データを一つの長い高速デーなく、低
速データに変換することができる。従って、通常は所定
の時間間隔以上で入力される高速データが、たとえ短い
時間間隔で入力される場合が発生しても、簡単な構成で
確実に低速データに変−摸することができる利点がある
。
第１図は従来の速度変換回路のブロック図、第２図及び
第３図は第１図の動作説明図、第４図は本発明の実施例
のブロック図、第５図は第４図の動作説明図である。 １はメモリ、２ａは書込制御回路、２ｂは続出制御回路
、３はスタート信号検出回路、４はストップ信号検出回
路、５は遅延回路、６はインヒ、ビット信号発生回路、
７はゲート回路である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外３名 Ｍ １ 図 第２図 （ｔ）−一丁＝】＝コ ８ 第３図 第４図 、１
第３図は第１図の動作説明図、第４図は本発明の実施例
のブロック図、第５図は第４図の動作説明図である。 １はメモリ、２ａは書込制御回路、２ｂは続出制御回路
、３はスタート信号検出回路、４はストップ信号検出回
路、５は遅延回路、６はインヒ、ビット信号発生回路、
７はゲート回路である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外３名 Ｍ １ 図 第２図 （ｔ）−一丁＝】＝コ ８ 第３図 第４図 、１
Claims (1)
- 高速データから低速データに変換する速度変換回路に於
て、高速データを書込んで低速で読出すことにより速度
変換するメモリと、前記高速データのスタート信号を検
出するスタート信号検出回路と、該スタート信号検出回
路でスタート信号を検出して前記メモリの書込み及び読
出しを制御する制御回路と、前記スタート信号検出回路
でスタート信号を検出した検出信号により起動されて所
定時間のインヒビット信号を出力し、該インヒビット信
号により前記制御回路へ加える前記検出信号をインヒビ
ットするインヒビット信号発生回路とを備えたことを特
徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2429083A JPS59149538A (ja) | 1983-02-16 | 1983-02-16 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2429083A JPS59149538A (ja) | 1983-02-16 | 1983-02-16 | 速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149538A true JPS59149538A (ja) | 1984-08-27 |
Family
ID=12134039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2429083A Pending JPS59149538A (ja) | 1983-02-16 | 1983-02-16 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128164A (ja) * | 1990-03-27 | 1993-05-25 | Internatl Business Mach Corp <Ibm> | データベース処理装置 |
-
1983
- 1983-02-16 JP JP2429083A patent/JPS59149538A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128164A (ja) * | 1990-03-27 | 1993-05-25 | Internatl Business Mach Corp <Ibm> | データベース処理装置 |
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