JPS63118845A - 論理シミユレ−シヨン方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、各種の論理装置やＬＳＩに含まれる諸種の
論理素子に対して所要の論理検証を行うための論理シミ
ュレーション方式に関するものである。

〔従来の技術〕

第３図は、従来の論理シミュレーション方式の中で、記
憶素子がレベルイネーブルタイプ及びエツジイネーブル
タイプの２種類の論理モデルを予め階層的に構築し、ア
ドレス変化検出のみを可能とした場合の論理モデル図で
ある。すなわち、この論理シミュレーション方式により
取扱うことのできる記憶素子としては、前述されたよう
に、レベルイネーブルタイプのものとエツジイネーブル
タイプのものがあるが、この違いによる別異の論理モデ
ルを論理シミュレーションの実行の度毎に個別に定義し
直す必要をなくすために、記憶素子としてレベルイネー
ブルタイプのものとエッジイネーブルタイプのものの論
理モデルを階層的に構築しておく。

第３図において、（１）はレベルイネーブルタイプの記
憶素子Ａ、（２）はエツジイネーブルタイプの記憶素子
Ｂであり、各記憶素子Ａ　（１）　。

Ｂ（２）が階層的に構築されて記憶部５０が構成されて
いる。（３）はライトデータ信号ＷＤｏ、（４）はライ
トデータ信号ＷＤｎ、　（５）はリードデータ信号ＲＤ
ｏ、（６）はリードデータ信号ＲＤｎ、（７）は上記各
データ信号のり−ド／ライト動作を設定するり一ド／ラ
イト制御回路、（８）はそのアドレスを設定するアドレ
ス制御回路、　（９）はり一ド／ライト制御回路（７）
から出力されるリード／ライト信号Ａ、（１１）はアド
レス制御回路（８）から出力されるアドレス信号Ａｏ、
（１２）は同じくアドレス信号Ａｎであり、上記ライト
データ信号ＷＤｏ　　（３）、ＷＤｎ（４）とり−ド／
ライト信号Ａ（９）及びアドレス信号Ａｏ　（１１）　
、　Ａｎ　（１２）は記憶部５０を構成する各記憶素子
Ａ　（１）　、　Ｂ　（２）の夫々へ入力され、リード
データ信号ＲＤｏ　（５）。

ＲＤｎ　（６）は夫々から出力されるようになっている
。ここで、上記レベルイネーブルタイプの記憶素子Ａ（
１）は、人力されるアドレス信号Ａ。

（１１）　、　　Ａｎ　（１２）の変化に追従してリー
ドデータ信号ＲＤｏ　（５）、ＲＤｎ　（６）が変化す
るが、エツジイネーブルタイプの記憶素子Ｂ（２）は変
化しないためアドレス変化検出回路（１３）が設けられ
ている。すなわち、このアドレス変化検出回路（１３）
はアドレス信号Ａｏ（１１）。

Ａｎ（１２）を入力してその変化を検出し、エツジイネ
ーブルタイプの記憶素子Ｂ（２）のメモリイネーブル端
子ＭＥにイネーブル信号を供給するもので、これにより
レベルイネーブルタイプの記憶素子Ａ（１）と同様、ア
ドレス信号Ａｏ（１１）。

Ａｎ（１２）に追従してリードデータ信号ＲＤ。

（５）、ＲＤｎ　（６）が変化するようになる。

第４図は、この方式のタイミング図を示すものであり、
（２３）は前に読み出していたデータ、（２４）はリー
ド動作時の時間、（２５）はライト動作時の時間である
。

次に、上記された従来例の動作について説明する。第３
図において、論理シミュレーション方式の記憶素子のタ
イプがレベルイネーブルタイプの場合には、リード／ラ
イト制御回路（７）、アドレス制御回路（８）及びレベ
ルイネーブルタイプの記憶素子Ａ（１）によって所定の
論理シミュレーションを実行する。これに対して、論理
シミュレーション方式の記憶素子のタイプがエツジイネ
ーブルタイプの場合には、論理モデルとしてレベルイネ
ーブルタイプの記憶素子Ａ（１）の階層を展開すること
により、リード／ライト制御回路（７）、アドレス制御
回路（８）、エツジイネーブルタイプの記憶素子Ｂ（２
）及びアドレス変化検出回路（１３）によって所定の論
理シミュレーションを実行する。

次に第４図の動作タイミング図により、上記従来例の動
作について説明する。リード／ライト信号Ａ（９）がリ
ード動作（２４）の信号値からライト動作（２５）の信
号値に変化した時点のライトデータ信号ＷＤｏ（３）と
ライトデータ信号ＷＤｎ（４）の；−タ、すなわちここ
では“１”と“０”を記憶素子Ｂ（２）に書き込み、リ
ード／ライト信号Ａ（９）がライト動作（２５）の信号
値からリード動作（２４）の信号値に変化した時点で記
憶素子Ｂ（２）に書き込まれているデータをリードデー
タ信号ＲＤｏ　（５）とり−ドデータ信号ＲＤｎ　（６
）として出力する。

〔発明が解決しようとする問題点〕

しかしながら、上記された従来の論理シミュレーション
方式においては、記憶素子がエツジイネーブルタイプで
ある論理モデルが用いられる場合には、記憶素子へ書き
込み動作中に第４図に示すようにライトデータ信号Ｖ／
Ｄｎ（４）が変化しても、変化後のライトデータ信号“
１”ではなく変化前のライトデータ信号“Ｏ”が記憶素
子に書き込まれるという問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、エフシイネーブルタイプである論理モデル
が用いられている場合で記憶素子への書き込み動作中に
ライトデータ信号が変化した場合、変化後のライトデー
タ信号を記憶素子に書き込み可能となる論理シミュレー
ション方式を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る論理シミュレーション方式は、ライトデ
ータ信号の変化を検出しエツジイネーブルタイプの記憶
素子に対するライト信号として出力するデータ変化検出
回路を備えたものである。

〔作用〕

この発明においては、記憶素子への書き込み動作中にラ
イトデータ信号が変化した場合、この変化がデータ変化
検出回路によって検出され、エツジイネーブルタイプの
記憶素子にライト信号が供給される。従って、変化後の
ライトデータ信号がこの記憶素子に書き込まれる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は実施例の構成を示す論理モデル図であり、第３図従
来例と同一符号は同−又は相当部分を示しており、その
説明は省略する。

図において、（１４）はライトデータ信号ＷＤｏ　（３
）を入力し所定量の遅延を与えるゲート１、（１５）は
上記ライトデータ信号ＷＤ。

（３）と上記ゲート１　（１４）の出力とを入力とする
排他的ＯＲ機能のゲート２、（１６）は上記ゲート２（
１５）の出力を入力し所定量の遅延を与えるＮ０７機能
のゲート３、（１７）は上記ゲート２（１５）の出力と
ゲート３（１６）の出力とを入力とするＮＯＲ機能のゲ
ート４、（１８）はライトデータ信号ＷＤｎ（４）を入
力し所定量の遅延を与えるゲート５、（１９）は上記ラ
イトデータ信号ＷＤｎ（４）と上記ゲー）５（１８）の
出力とを入力とする排他的ＯＲ機能のゲート６、（２０
）は上記ゲート６　（１９）の出力を入力し所定量の遅
延を与えるＮ０７機能のゲート７、（２１）は上記ゲー
ト６（１９）の出力とゲート７（２０）の出力とを入力
とするＮＯＲ機能のゲート８、（２２）は上記ゲート４
（１７）の出力とゲート８（２１）の出力及びリード／
ライト制御回路（７）の出力であるリード／ライト信号
Ａ（９）とを入力とするＯＲ機能のゲート９であり、こ
れら各ゲート１（１４）〜９（２２）により本願のデー
タ変化検出回路３３が構成されており、上記ゲート９（
２２）の出力がエツジイネーブルタイプの記憶素子Ｂ（
２）のり一ド／ライト信号Ｂ（ｉｏ）として供給される
。なお、各ライトデータ信号ＷＤｏ　（３）、ＷＤｎ　
（４）毎に対応するゲート１（１４）とゲート５（１Ｂ
）及びゲート３（１６）とゲート？（２０）の遅延時間
は夫々同一の値に設定されるが、ゲート３（１６）とゲ
ート７（２０）の遅延時間はゲート１（１４）とゲート
５（１８）の遅延時間より小さい値に設定されている。

第２図はこの実施例方式のタイミング図を示すものであ
り、ここで、（２４）はリード動作時の時間、（２５）
はライト動作時の時間、（２６）はゲート１（１４）の
ディレータイム、（２７）はゲート３（１６）のディレ
ータイム、（２８）はゲート５（１Ｂ）のディレータイ
ム、（２９）はゲート？　　（２０）のディレータイム
、（３０）はゲート４（１７）の出力に発生するパルス
、（３１）はゲート８（２１）の出力に発生するパルス
、　（３２）はり−ド／ライト信号Ｂ（１０）に発生す
るパルスである。

次に上記されたこの発明の実施例方式の動作について説
明する。第１図において、論理シミュレーション方式の
記憶素子がレベルイネーブルタイプの場合と、記憶素子
がエツジイネーブルタイプで且つ記憶素子のデータ読み
出しの場合は、従来方式の場合と同様な動作をする。

これに対し、記憶素子がエツジイネーブルタイプで且つ
記憶素子のデータ書き込みの場合には、ライトデータ信
号ＷＤｏ　　（３）・はデータ変化検出回路（３３）内
のゲート１（１４）とゲート２（１５）に転送され、こ
のライトデータ信号ＷＩＤｏ（３）の変化点からゲート
１（１４）の遅延時間分の微分信号がゲー１−２（１５
）の出力として発生する。同様にして、ライトデータ信
号ＷＤｎ（４）はゲート５（１８）とゲート６（１９）
に転送され、このライトデータ信号ＷＤｎ　（４）の変
化点からゲー）５（１８）の遅延時間分の微分信号がゲ
ート６（１９）の出力として発生する。ゲート２（１５
）の出力として発生したライトデータ信号ＷＤｏ（３）
の微分信号は、ゲート３（１６）とゲー１−４（１７）
に転送され、この微分信号の立下リエソジがゲート３（
１６）の遅延時間分の微分信号としてゲート４（１７）
の出力部に発生する。

同様にして、ゲート６（１９）の出力として発生したラ
イトデータ信号ＷＤｎ（４）の微分信号は、ゲート７（
２０）とゲート８（２１）に転送され、この微分信号の
立下りエツジがゲート７（２０）の遅延時間分の微分信
号としてゲート８（２１）の出力部に発生する。これら
のゲート４（１７）及びゲート８（２１）の出力部に発
生した微分信号はゲート９　　（２２）に転送される。

一方、リード／ライト制御回路（７）からはり−ド／ラ
イト信号Ａ（９）が出力されており、このリード／ライ
ト信号Ａ（９）もゲート９（２２）に転送される。これ
により、ゲート４（１２）及びゲート８（２１）の出力
部に発生した微分信号は、リード／ライト信号Ａ（９）
が記憶素子書き込み動作の信号値の時、リード／ライト
信号Ｂ（１０）に出力される。

すなわち、リード／ライト信号Ａ（９）が記憶素子読み
出し動作の信号値から書き込み動作の信号値に変化した
時、同様にリード／ライト信号Ｂ（１０）も記憶素子読
み出し動作の信号値から書き込み動作の信号値に変化し
、その時のライトデータ信号ＷＤｏ　（３）とライトデ
ータ信号ＷＤｎ（４）の内容が記憶素子Ｂ（２）に書き
込まれる。

また、リード／ライト信号Ａ（９）が記憶素子書き込み
動作の信号値から読み出し動作の信号値に変化した時、
リード／ライト信号Ｂ（１０）も記憶素子書き込み動作
の信号値から読み出し動作の信号値に変化し、その時に
記憶素子Ｂ（２）に記憶されているデータがリードデー
タ信号ＲＤ。

（５）及びリードデータ信号ＲＤｎ　（６）として出力
される。また、ゲート４（１７）及びゲート８（２１）
の出力部に発生した微分信号は、り一ド／ライト信号Ａ
（９）が書き込み動作の信号値の時にのみリード／ライ
ト信号Ｂ（１０）に伝播し、リード／ライト信号Ｂ（１
０）に伝播した微分信号の立上り時に記憶素子Ｂ（２）
に記憶されているデータがリードデータ信号ＲＤｏ　（
５）及びリードデータ信号ＲＤｎ　（５）として出力さ
れる。また、同様にしてリード／ライト信号Ｂ（１０）
に伝播した微分信号の立下り時のライトデータ信号ＷＤ
ｏ（３）とライトデータ信号ＷＤｎ　（４）の内容が記
憶素子Ｂ（２）に書き込まれる。

次に、第２図の動作タイミング図により微分パルス生成
タイミングについて説明する。ライトデータ信号ＷＤｏ
　　（３）及びライトデータ信号ＷＤｎ　（４）の変化
点から、夫々、ディレー１（２６）及びディレー３（２
８）の時間幅をもった微分信号がゲート２（１５）とゲ
ー）６（１９）の出力部に発生する。これらの微分信号
は夫々、ゲート３（１６）を介してゲート４（１７）及
びゲート７（２０）を介してゲー）８（２１）に入力さ
れ、夫々、ゲート３　（１６）の時間幅をもったパルス
１（３０）及びゲート７（２０）の時間幅をもったパル
ス２（３１）がゲート４（１７）とゲート８　（２１）
の出力部に発生する。リード／ライト信号Ａ（９）と上
記パルス１（３０）及びパルス２（３１）はゲート９（
２２）に入力され、リード／ライト信号Ａ（９）がライ
ト動作（２５）の時は上記パルス１（３０）またはパル
ス２（３１）がゲート９（２２）の出力に伝播され、リ
ード／ライト信号Ｂ（１０）にパルス３（３２）が発生
する。また、リード／ライト信号Ａ（９）がリード動作
（２４）のときは、上記パルス１（３０）またはパルス
２（３１）はゲート９（２２）の出力には伝播されない
。すなわち、リード／ライト信号Ａ　（９）がライト動
作（２５）の間、ライトデータ信号が変化するとリード
／ライト信号Ｂ（１０）にパルス３（３２）が発生し、
パルス３（３２）の立下りエツジがエツジイネーブルタ
イプの記憶素子Ｂ（２）に対する書き込み信号となる。

なお、上記実施例においては、ライトデータ信号線が２
本である場合について説明したが、これに限らず、任意
の本数であってもそれに対応してゲートを増設すればよ
く、上記実施例の場合と同様の効果を奏する。

また、上記実施例においては、データ変化検出回路（３
３）をゲート１（１４）〜ゲート９（２２）で構成した
場合について説明したが、ライトデータ信号の変化を検
出できればこれらは他の組合せでも良く、また、レジス
タや比較回路を用いて構成することも可能である。

〔発明の効果〕

以上説明したように、この発明によれば、ライトデータ
信号の変化を検出しエツジイネーブルタイプの記憶素子
に対するライト信号として出力するデータ変化検出回路
を備えたので、書き込み動作中に、ライトデータ信号が
変化した場合に正しく記憶素子にデータを書き込むこと
ができ、諸種の論理素子に対する所要の論理検証を正確
に行うことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による論理シミュレーショ
ン方式を示す論理モデル図、第２図は上記実施例方式の
動作タイミング図、第３図は従来の論理シミュレーショ
ン方式を示す論理モデル図、第４図は上記従来方式の動
作タイミング図である。 （１）はレベルイネーブルタイプの記憶素子Ａ１（２）
はエツジイネーブルタイプの記憶素子Ｂ、（３）はライ
トデータ信号ＷＤｏ、（４）はライトデータ信号ＷＤｎ
、（５）はリードデータ信号ＲＤｏ、（６）はリードデ
ータ信号ＲＤｎ、（７）はリード／ライト制御回路、（
８）はアドレス制御回路、　（９）はリード／ライト信
号Ａ、　（１０）はリード／ライト信号Ｂ、（１１）は
アドレス信号Ａｏ、（１２）はアドレス信号Ａｎ、　（
１３）はアドレス変化検出回路、（１４）〜（２２）は
ゲート、（２３）は前に読み出されていたデータ、（２
４）はリード動作時間、（２５）はライト動作時間、（
２６）〜（２９）はディレータイム、（３０）〜（３２
）はパルス波形、（３３）はデータ変化検出回路、５０
は記憶部である。 なお、各図中、同一符号は同−又は相当部分を示す。 代理人　　大　　岩　　増　　雄（ほか２名）第２図 手続補正書（自発 ２３発明の名称 論理シミニレ−シラン方式 ３ｏ補正をする者 代表者志岐守哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ５、補正の対象 発明の詳細な説明、図面の簡単な説明の欄。 ６、補正の内容 （１）　　明細書第３頁第６行目、第１９行目「記憶部
５０」とあるのを「記憶部（５０）Ｊと補正する。 （２）　　同書第９頁第４行目「データ変化検出回路３
３」とあるのを［データ変化検出回路（３３）Ｊと補正
する。 （３）　　同書第１７頁第２行目「５０は記憶部」とあ
るのをｒ（５０）は記憶部」と補正する。 以上

Claims (1)

【特許請求の範囲】
1. レベルイネーブルタイプの記憶素子及びエッジイネーブ
   ルタイプの記憶素子を階層的に構築した記憶部と、この
   記憶部に入力されるライトデータ信号又はこの記憶部か
   ら出力されるリードデータ信号のリード／ライト動作及
   びそのアドレスを設定するリード／ライト制御回路及び
   アドレス制御回路と、上記アドレス制御回路から出力さ
   れるアドレス信号の変化を検出しエッジイネーブルタイ
   プの記憶素子に対するメモリイネーブル信号として出力
   するアドレス変化検出回路とを備え、記憶素子のタイプ
   によって論理モデルを定義し直すことなく論理シミュレ
   ーションを行えるようにした論理シミュレーション方式
   であって、上記ライトデータ信号の変化を検出しエッジ
   イネーブルタイプの記憶素子に対するライト信号として
   出力するデータ変化検出回路を備えたことを特徴とする
   論理シミュレーション方式。