JPS6010345A - 計算機 - Google Patents

計算機

Info

Publication number
JPS6010345A
JPS6010345A JP59049452A JP4945284A JPS6010345A JP S6010345 A JPS6010345 A JP S6010345A JP 59049452 A JP59049452 A JP 59049452A JP 4945284 A JP4945284 A JP 4945284A JP S6010345 A JPS6010345 A JP S6010345A
Authority
JP
Japan
Prior art keywords
gate
clock
input terminal
error
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59049452A
Other languages
English (en)
Other versions
JPH0326861B2 (ja
Inventor
レランド・デルマ−・ハウ・ジユニア
バ−ラトクマ−ル・ジヤヤンテイラル・オザ
ト−マス・ジエ−ムズ・ロシエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS6010345A publication Critical patent/JPS6010345A/ja
Publication of JPH0326861B2 publication Critical patent/JPH0326861B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793—Remedial or corrective actions

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、計算機に係り、特に計算機に初期エラーが生
じた後命令実行の開所定数のクロック・パルスに相当す
る時間システム・クロックを一時停止させる装置に関す
る。
［従来技術］ 計算機においては、命令実行の間その命令の実行を補助
するために特定数のクロック・パルスが発生される。命
令の実行の間にエラーが生じると、命令の実行が完了し
たときにのみ計算機の動作が停止される。しかし、初期
エラーが発生したときから命令実行が完了するまでかな
りの時間が経過する。すなわち、この間にかなりの数の
クロックパルスが発生する。そのため、初期エラー及び
時間経過によって計算計内に別のエラーが生じてしまう
。
第２図には、初期システム・エラーが生じた後命令実行
が完了したときにシステム・クロックを停止させる従来
技術の例が示されている。第２図（ａ）には、複数のク
ロック・パルスが示されている。１つの命令はクロック
・パルス１．２．３及びＯの発生の間実行さＩルる。ク
ロック・パルス０の発生が終了すると、命令の実行が完
了する。第２図（ｂ）の領域１０はクロック・パルスＯ
又は１の発生の間初期システム・エラーが生じたことを
示す。第２図（Ｃ）の領域１２はクロック・パルス０の
発生が終了したときに内部システム・クロックが停止し
計算機の動作が停止したことを示す。
クロック・パルスＯの発生の終了は命令の実行の完了を
示す。第２図（ａ）乃至（ｃ）から明らかなように、エ
ラーが発生してからシステム・クロックが停止するまで
（初期システム・エラーが発生したときの実際の時間に
応じて）３又は４個のクロック・パルスが発生する。
第２図（ｄ）の領域１４はクロック・パルス２又は３の
発生の間に初期システム・エラーが発生したことを示す
。しかし、第２図（ｅ）の領域１６に示されているよう
に、次のクロック・パルスＯの発生が終了するまで内部
システム・クロックは停止できない。第２図（ｄ）及び
（ｅ）に示されているように、初期エラーが発生してか
ら内部システム・クロックが停止するまでに５又は６個
のクロック・パルスが発生する。その結果、初期システ
ム・エラーの存在に帰因してＨ１算機の中で別のエラー
が生じる。
Ｉ　ＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ
　Ｂｕｌｌｅｔｉｎ、Ｖｏｌ＋　２０、Ｎｎ６、Ｎｏｖ
ｅｍｂｅｒ　１９７７の第２１９３頁又は同Ｖｏ１．２
２、Ｎａ　３、Ａｕｇｕｓｔ　１９７９の第１１６９頁
に開示された装置においては、計算機が命令実行の完了
に応じて停止したときに、特定のクロック・パルスが任
意に選択され、命令が再実行される。計算機は命令実行
の開において選択クロック・パルスが発生されたときに
停止する。カストマ−・エンジニアは、エラーが生じた
特定の時間だけでなくエラーの原因を究明しようとする
。
しかし、初期エラーの結果生じた別のエラーが計算機内
に存在する。機算機が初期エラー発生時に停止させられ
ていたならば又は少くとも命令実行完了の前所定時点で
停止させられていれば、他のエラーは生じなかったはず
であり、カストマ−・エンジニアもエラーが生じた特定
の時点だけでなくエラーの原因も究明できたはずである
。
［発明が解決しようとする問題点］ 本発明の目的は、計算機中で命令の実行中エラーが発生
した場合、エラー発生後命令実行完了前に計算機を停止
することにある。
［問題点を解決するための手段］ 本発明は、上記エラーを感知し、感知後所定数（例えば
２個）のクロック・パルスが発生されたときに計算機を
停止するものである。
［実施例］ 第１図及び第４図には、計算機の内部エラー発生に続い
て所定数のクロック・パルスが発生されたときにシステ
ム・クロックを一時停止させる本発明の実施例が示され
ている。この実施例は、初期エラーの発生に続いて２個
のクロック・パルスが発生したときにシステム・クロッ
クを一時休止させるものである。なお、初期エラーの原
因だけでなく発生時間を特定するためにはシステム・ク
ロックの一時休止は初期エラー発生に続く何番目のクロ
ック・パルス発生時であってもよいことは当業者には明
らかであろう。
第１図において、第１０Ｒゲート４０は偶数番目のクロ
ック・パルス（パルスＯ１２，４等）の発生の間に生じ
た初期システム・エラー（以下、偶数エラーと相称）信
号を受取る。第１ＯＲゲート４０は第１ラッチ回路４２
の一方の入力端子に接続されている。第１ラッチ回路４
２の他方の入力端子は奇数発振器（クロック）パルスを
受取る。
第１ラッチ回路４２の一方の出力端子は第ＬＡＮＤゲー
ト４４に接続されている。第１ラッチ回路４２の他方の
出力端子は第２ＯＲゲート４６の１つの入力端子に接続
されている。第１ラッチ回路４２の上記他方の出力端子
は第３ＯＲゲート４８の１つの入力端子にも接続されて
いる。第３ＯＲゲート４８の他の入力端子は、奇数番目
のクロック・パルス（パルス１．３．５等）の発生の間
に生じる初期システム・エラー（以下、奇数エラーと相
称）信号を受取る。第３０Ｒゲート４８の出力端子は第
２ラッチ回路５０の一方の入力端子に接されている。第
２ラッチ回路５０の他方の入力端子は偶数発振器（クロ
ック）パルスを受取る。
第２ラッチ回路５０の一方の端子は第ＬＡＮＤゲート４
４の別の入力端子に接続されている。第１ＡＮＤゲート
４４の出力端子は第２ＯＲゲート４６の１つの入力端子
及び第４ＯＲゲート５２の１つの入力端子に接続されて
いる。第２ラッチ回路５０の一方の出力端子は第２ＡＮ
Ｄゲート５４の一方の入力端子並びに第３ラッチ回路５
６の一方の入力端子にも接続されている。第３ラッチ回
路５６の他方の入力端子は奇数発振器（クロック）パル
スを受取る。第２ラッチ回路５０の他方の出力端子は第
５ＯＲゲート５８の入力端子に接続されている。第３ラ
ッチ回路５６の一方の出力端子は第２ＡＮＤゲート５４
の別の入力端子に接続されている。第２ＡＮＤゲート５
４の出力端子は第５ＯＲゲート５８の別の入力端子及び
第６ＯＲゲート６４の一方の入力端子に接続されている
。第６ＯＲゲート６４の別の入力端子は奇数発振器（ク
ロック）パルスを受取る。第３ラッチ回路５６の他方の
出力端子は第２ＯＲゲート４６のさらに別の入力端子に
接続されている。第３ラツヂ回路５６の上記一方の出力
端子は、第３ＡＮＤゲート６０の入力端子並びに第４ラ
ッチ回路６２の一方の入力端子に接続されている。第４
ラッチ回路６２の他方の入力端子は偶数発振器（クロッ
ク）パルスを受取る。第４ラッチ回＠６２の出力端子は
第３ＡＮＤゲート６０の別の入力端子に接続されている
。第３ＡＮＤゲート６０の出力端子は第２ＯＲゲート４
６の別の入力端子及び第４ＯＲゲート５２の別の入力端
子に接続されている。第４ＯＲゲート５２のさらに別の
入力端子は偶数発振器（クロック）パルスを受取る。第
２及び第４ＯＲゲート４６及び５２の出力端子は第４Ａ
ＮＤゲート６６の第１及び第２入力端子にそれぞれ接続
されている。第４ＡＮＤゲート６６の出力端子は第４図
に示された発振器７０に接続され、発振器７０の奇数サ
イクルを一時停止する。第５及び第６０Ｒゲート５８及
び６４の出力端子は第５ＡＮＤゲート６８の第１及び第
２入力端子に接続されている。第５ＡＮＤゲート４８の
出力端子は第４図の発振器７０に接続され、発振器７０
の偶数サイクルを一時停止させる。
第４図において、発振器７０は第１図の第４ＡＮＤゲー
ト６６からの出力信号を受取り、該信号に応じて奇数発
振サイクルを一時停止する。また、発振器７０は第１図
の第５ＡＮＤゲート６８からの出力信号を受取り、該信
号に応答して偶数発振サイクルを一時停止させる。発振
器７０はシステム・クロック発生装置７２に接続されて
いる。クロック発生装置７２は発振器７０からの奇数及
び偶数サイクル信号に応答してシステム・クロック信号
を発生する。発振器７０の奇数及び偶数サイクルが一時
停止していれば、システム・クロック発生装置７２はシ
ステム・クロック信号の発生を一時停止する。その結果
、計算機は動作を停止する。
次に、このように構成された第１図及び第４図の実施例
において初期エラーが発生したときにシステム・クロッ
クを一時休止する動作を説明する。
今、第１偶数クロツク・パルスの発生の間に初期エラー
（これを偶数エラーと相称するものとする）が生じたも
のとする。そして、第１偶数クロツク・パルスＥ１、第
１奇数クロツク・パルス０１、第１偶数クロツク・パル
スＥ２及び第２奇数クロツク・パルス０２、がこの順序
で発生するものとする。
クロック・パルスＥ１の発生の間に第１ＯＲゲート４０
は偶数エラー信号を受取る。これにより第１ＯＲゲート
４０は第１ラッチ回路４２の一方の入力端子を付勢する
出力信号を発生する。クロック・パルス０１が第１ラッ
チ回路４２の他の入力端子を付勢するとき、第１ラッチ
回路４２の両出力端子から出力信号が発生する。第１ラ
ッチ回路４２の上記他方の出力端子から発生される信号
は第２ＯＲゲート４６の入力端子を付勢する。第１ラッ
チ回路４２の上記一方の出力端子から発生される信号は
第１ＡＮＤゲート４４の一方の入力端子を付勢する。し
かし、第１ＡＮＤゲート４４は、その他方の入力端子に
は信号が印加されていないので、まだ出力信号を発生し
ない。その結果、パルスｏ１の発生の間、第２０Ｒゲー
ト４６の出力信号が第４ＡＮＤゲート６６の第１入力端
子を付勢する。偶数クロック（発振器）パルスＥ２が第
４ＯＲゲート５２のさらに別の入力端子を付勢すると、
第４ＯＲゲート５２の出力信号が第４ＡＮＤゲート６６
の第２入力端子を付勢する。第４ＡＮＤゲート６６から
発生される出力信号は、ノヘルスＥ２の発生時に、第４
図に示されている発振器７ｏの奇数サイクルを一時停止
させる。
発振器７０の奇数サイクルはパルスＥ２の発生開始時に
一時停止されるので、上述のようにパルスＥ２の発生開
始時にＡＮＤゲート６６から出力信号を発生して発振器
７０の奇数サイクルを一時停止させる第１図の回路は１
′スピ一ドアツプ回路″と相称できる。スピードアップ
回路は、クロック信号の発生を部分的に禁止する本発明
による阻止機能の開始点を設定するものである６ 第１ラッチ回路４２の上記他方の出力端子から信号が発
生されると、第２０Ｒゲート４６の１つの入力端子が付
勢されるだけでなく、第３ＯＲゲート４８の１つの入力
端子が付勢される。従って、第２ラッチ回路５０の上記
一方の入力端子が付勢される。パルスＥ２が第２ラッチ
回路５０の他方の入力端子を付勢すると、第２ラッチ回
路５０の出力端子から信号が発生する。この信号は、（
１）第１ＡＮＤゲート４４の他方の入力端子を付勢して
該ゲートから出力信号を発生させ、（２）第３ラッチ回
路５６の一方の入力端子を付勢し、（３）第２ＡＮＤゲ
ート５４の一方の入力端子を付勢する。
ラッチ回路５０の他方の出力端子から発生される信号は
その次の偶数パルス阻止をスピードアップするために第
５ＯＲゲート５８の一方の入力端子を付勢する。この時
点ではパルスｏ２がまだ発生していないので、第３ラッ
チ回路５６から出力信号は発生されていない。従って、
第２ＡＮＤゲート５４から出力信号は発生されていない
。第１ＡＮＤゲート４４から出力信号が発生されるので
、パルスＥ２の発生の間に第２及び第４ＯＲゲート４６
Ａ及び５２の入力端子は付勢されない。従って、パルス
Ｅ２の発生開始時に第４ＡＮＤ’ｌ’−トロ６から発生
された出力信号は維持される。
このように、第１ＡＮＤゲート４４はパルスＥ２の発生
の開発振器７０の奇数サイクルの一時休止を維持する機
能がある。なお、奇数サイクルはパルスＥ２が最初に発
生されたときに１′スピ一ドアツプ回路″によってはじ
めて一時停止させられたものである。
第２ラッチ回路５０の他方の出力端子から信号が発生さ
れると、この信号は第５ＯＲゲート５８の一方の出力端
子を付勢する。奇数パルス０２が第６ＯＲゲート６４の
他方の入力端子を付勢するとき、第５ＡＮＤゲート６８
はパルス０２の発生開始時に出力信号を発生し、偶数発
振器の阻止動作を開始させる。これにより阻止動作の開
始点が与えられ、クロック信号の発生が部分的に阻止さ
れる。
パルス０２が第３ラッチ回路５６の他方の入力端子を付
勢すると、該回路の両出力端子から信号が発生する。こ
の信号は、（１）第２ＡＮＤゲート５４の他方の入力端
子を付勢して該ゲートから出力信号を発生させ、（２）
第３ＡＮＤゲート６０の入力端子を付勢し、（３）第４
ラッチ回路６２の一方の入力端子を付勢する。別の偶数
パルスＥ１が発生されていないので、第４ラッチ回路６
２から出力信号は発生しない。従って、第３ＡＮＤゲー
ト６０からまだ出力信号は発生されない。第２ＡＮＤゲ
ート５４から出力信号が発生するので、ＯＲゲート５８
及び６４の入力端子が付勢される。
これにより、第５ＡＮＤゲート６８はパルスｏ２の発生
の間に出力信号を発生して発振器７０の偶数サイクルの
一時停止を維持する。第３ラッチ回路５６上記他方の出
力端子に発生する信号は第２ＯＲゲート４６の上記さら
に別の入力端子を付勢する。第４ＯＲゲート５２の別の
入力端子がパルス０２によって付勢されるので、阻止作
用が開始され、パルスＥ１の発生の間第４ラッチ回路か
ら出力信号が発生するとき第３ＡＮＤゲーｈ６０によっ
て阻止動作が維持される。
パルスＥ１の発生の間、初期偶数エラーの発生に続いて
２つのクロック・パルス０１及びＥ２が発生されるとき
発振器７０の偶数サイクルが一時停止される。
パルスＥ１が第４ラッチ回路６２の上記他方の入力端子
を付勢すると、該回路６２はＡＮＤゲートロ０の上記他
方の入力端子を付勢する出力信号を発生する。第３ＡＮ
Ｄゲート６０はＯＲゲート４６及び５２を付勢する出力
信号を発生する。その結果、第４ＡＮＤゲート６６は、
発振器７０の奇数サイクルの一時停止を維持する出方信
号を発生する。
従って、初期偶数エラーの発生の結果、発振器７０の奇
数及び偶数サイクルが一時停止される。
第４図から明らかなように、偶数エラーがはじめて生じ
たのに続いて２つのクロック・パルスｏ１及びＥ２で発
生されるときシステム・クロックが一的停止される。
第３図は、初期エラーの発生に続いて２つのクロック・
パルスが発生されたときにシステム・クロックが一時停
止させられる動作例を示す。第３図（ａ）には、命令の
実行の間に発生される複数のクロック・パルスが示され
ている。前述のように、命令はクロック・パルス１．２
．３及び０の発生の間に実行される。第３図（ｂ）の領
域１８はクロック・パルス０の発生の間に初期エラーが
生じたことを示す。本発明によれば、初期エラーの発生
に続いて所定数のクロック・パルスが発生したときに内
部システム・クロックが一時休止され、計算機が一時停
止される。第３図（ｃ）の領域２０は、初期エラーの発
生に続いて２つのクロック・パルスが発生したときシス
テム・クロックが一時停止されることを示す。第３図の
（（１）と（ｅ）、（ｆ）と（ｇ）。
（ｈ）と（ｉ）の対において、領域２２．２４及び２６
で示されているように１つのクロック・パルスの発生の
間初期エラーが発生すると、領域２８．３０及び３２で
示されているように初期エラー発生に続いて所定数（図
では２個）のクロック・パルスが発生されるときシステ
ム・クロックが一時停止される。
［発明の効果］ 本発明は、命令実行中発生したエラーを感知し。
感知後所定数のクロック・パルスが発生されたときに計
算機を停止するものであるから、命令実行完了前に計算
機を停止させることができる。これにより、他のエラー
の発生を予防できるとともに。
エラー発生時点及びエラーの原因の究明が可能となる。
【図面の簡単な説明】
第１図は初期エラーの発生に続いて２つのクロック・パ
ルスが発生されたときにシステム発振器を一時停止させ
る本発明の一実施例を示すブロック図、 第２図は初期エラーの発生後命令の実行が完了したとき
にシステム・クロックを停止させる従来技術の一例を示
すタイミング図、 第３図は初期エラーの発生に続いて２つのクロック・パ
ルスが発生されたときにシステム・クロックを一時停止
させる本発明の動作例を示すタイミング図。 第４図は第１図の実施例がシステム発振器を一的停止さ
せたことに応じてシステム・クロックを一時停止させる
装置の例を示すブロック図である。 ４０．４６．４８．５２．５８．６４・・・・ＯＲゲー
ト、４４．５４．６０．６６．６８・・・・ＡＮＤゲー
ト、４２．５０．５６．６２・・・・ラッチ回路、７０
・・・・発振器。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　山　本　仁　朗 （外１名）

Claims (1)

  1. 【特許請求の範囲】 命令の実行の間に特定数のクロック・パルスが発生する
    計算機において、 前記計算機中のエラーの存在を感知する第１手段と、 前記第１手段によって前記エラーが感知された後所定数
    の前記クロック・パルスが発生されたときに前記計算機
    を停止させるように前記クロックパルスに応動するため
    に前記第１手段に接続された第２手段と。 を具備する計算機。
JP59049452A 1983-06-30 1984-03-16 計算機 Granted JPS6010345A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/509,494 US4616335A (en) 1983-06-30 1983-06-30 Apparatus for suspending a system clock when an initial error occurs
US509494 1983-06-30

Publications (2)

Publication Number Publication Date
JPS6010345A true JPS6010345A (ja) 1985-01-19
JPH0326861B2 JPH0326861B2 (ja) 1991-04-12

Family

ID=24026834

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59049452A Granted JPS6010345A (ja) 1983-06-30 1984-03-16 計算機

Country Status (5)

Country Link
US (1) US4616335A (ja)
EP (1) EP0130432B1 (ja)
JP (1) JPS6010345A (ja)
CA (1) CA1208800A (ja)
DE (1) DE3483927D1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3750662T2 (de) * 1986-08-12 1995-02-16 Hitachi Ltd Mikroprozessor zur Datentransferwiederholung.
US4916697A (en) * 1988-06-24 1990-04-10 International Business Machines Corporation Apparatus for partitioned clock stopping in response to classified processor errors
JPH0439707A (ja) * 1990-06-06 1992-02-10 Mitsubishi Electric Corp 数値制御装置の非常停止装置
US6343363B1 (en) * 1994-09-22 2002-01-29 National Semiconductor Corporation Method of invoking a low power mode in a computer system using a halt instruction
JP2006259869A (ja) * 2005-03-15 2006-09-28 Fujitsu Ltd マルチプロセッサシステム
GB2456618A (en) * 2008-01-15 2009-07-22 Ibm Delaying the stop-clock signal of a chip by a set amount of time so that error handling and recovery can be performed before the clock is stopped
US8042010B2 (en) * 2008-10-22 2011-10-18 Synopsys, Inc. Two-phase clock-stalling technique for error detection and error correction
US8583962B2 (en) * 2009-11-11 2013-11-12 International Business Machines Corporation Method, device, computer program product and data processing program for handling communication link problems between a first communication means and a second communication means

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4984759A (ja) * 1972-12-21 1974-08-14

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3229251A (en) * 1962-03-26 1966-01-11 Ibm Computer error stop system
US3245048A (en) * 1963-12-23 1966-04-05 Ibm Computer clock phase lock
US3810120A (en) * 1971-02-12 1974-05-07 Honeywell Inf Systems Automatic deactivation device
US4072852A (en) * 1976-08-23 1978-02-07 Honeywell Inc. Digital computer monitoring and restart circuit
JPS5642825A (en) * 1979-09-14 1981-04-21 Clarion Co Ltd Compensating circuit for data reading clock
US4348722A (en) * 1980-04-03 1982-09-07 Motorola, Inc. Bus error recognition for microprogrammed data processor
US4463440A (en) * 1980-04-15 1984-07-31 Sharp Kabushiki Kaisha System clock generator in integrated circuit
JPS5755456A (en) * 1980-09-19 1982-04-02 Hitachi Ltd Career recording system
DE3047239C2 (de) * 1980-12-16 1982-12-30 Wandel & Goltermann Gmbh & Co, 7412 Eningen Verfahren und Schaltungsanordnung zum Messen der Güte digitaler Übertragungsstrecken und -einrichtungen
US4392226A (en) * 1981-09-28 1983-07-05 Ncr Corporation Multiple source clock encoded communications error detection circuit
US4453215A (en) * 1981-10-01 1984-06-05 Stratus Computer, Inc. Central processing apparatus for fault-tolerant computing
US4464751A (en) * 1981-11-10 1984-08-07 International Business Machines Corp. Machine check coordination
US4539682A (en) * 1983-04-11 1985-09-03 The United States Of America As Represented By The Secretary Of The Army Method and apparatus for signaling on-line failure detection

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4984759A (ja) * 1972-12-21 1974-08-14

Also Published As

Publication number Publication date
US4616335A (en) 1986-10-07
CA1208800A (en) 1986-07-29
JPH0326861B2 (ja) 1991-04-12
EP0130432A2 (en) 1985-01-09
EP0130432B1 (en) 1991-01-16
DE3483927D1 (de) 1991-02-21
EP0130432A3 (en) 1987-10-14

Similar Documents

Publication Publication Date Title
JP3155545B2 (ja) メモリのリフレッシュ制御回路
JPS6010345A (ja) 計算機
US4464715A (en) Memory accessing method
JPS6126698B2 (ja)
JP2979918B2 (ja) 割り込み検出回路
JPS6349811B2 (ja)
JPS58169614A (ja) バス制御方式
JPS601644B2 (ja) タイミングパルス発生回路
SU1441374A1 (ru) Устройство дл вывода информации
SU1254462A1 (ru) Устройство дл вычислени булевых функций
JPH0812577B2 (ja) リセット要因識別回路
JPH0227457A (ja) 記憶装置
SU1290319A1 (ru) Устройство дл обслуживани запросов на прерывание
JPH0217518A (ja) データ処理装置
JPS63118845A (ja) 論理シミユレ−シヨン方式
JPS60138639A (ja) 制御記憶の故障検出方式
JPS63259875A (ja) 磁気デイスク書き込みにおける障害検出装置
JPS6395366A (ja) テストデ−タメモリ
JPH03242718A (ja) リセット回路
JPH01302420A (ja) 非同期ダブルバッファの書き込み保護方式
JPS63282865A (ja) 入出力回路
JPH0450617B2 (ja)
JPS58214938A (ja) サイクリツクデ−タ転送におけるダイレクトメモリアクセス方式
JPS59178869A (ja) 中速フアクシミリ装置用手順中断信号検出装置
JPH0594325A (ja) 監視制御装置