JPH0450617B2 - - Google Patents
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- Publication number
- JPH0450617B2 JPH0450617B2 JP61139728A JP13972886A JPH0450617B2 JP H0450617 B2 JPH0450617 B2 JP H0450617B2 JP 61139728 A JP61139728 A JP 61139728A JP 13972886 A JP13972886 A JP 13972886A JP H0450617 B2 JPH0450617 B2 JP H0450617B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- block
- timer
- output
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000003672 processing method Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔概要〕
或るブロツクに含まれるRAMにエラーが発生
した際に、次のサイクルから命令の処理が中断さ
れるまでの一定時間内のエラーカウンタの歩進を
止めるように構成し、該時間内に連続的に発生す
るエラーに起因して生ぜしめられるブロツク切離
しを防止する。
した際に、次のサイクルから命令の処理が中断さ
れるまでの一定時間内のエラーカウンタの歩進を
止めるように構成し、該時間内に連続的に発生す
るエラーに起因して生ぜしめられるブロツク切離
しを防止する。
本発明はRAMのエラー発生毎にエラーカウン
タを歩進させ、カウントアツプ時にエラーが発生
したRAMを含むブロツクを切り離す場合のエラ
ーカウンタの歩進態様を改善して成るエラー処理
方式に関する。
タを歩進させ、カウントアツプ時にエラーが発生
したRAMを含むブロツクを切り離す場合のエラ
ーカウンタの歩進態様を改善して成るエラー処理
方式に関する。
命令の処理方式として、パイプライン方式をと
る情報処理装置に於ては、RAMにエラーが発生
した場合、命令の処理を中断し、エラーが発生し
たブロツクのRAMの内容のクリアがなされる。
しかし、このクリアが始まるまでには、最低数マ
シンサイクルを要するが、その間は後続の命令の
処理がパイプラインに流れる。一般的に、連続す
る命令列では、RAMの同一部分をアクセスする
場合がある。この場合、RAMの内容にエラーが
あると、命令の処理が中断されるまでの数マシン
サイクルの間連続的にエラーが発生する。する
と、エラーカウンタの値が一挙に進み、エラー発
生のRAMを含むブロツクが切り離されてしまう
不都合がある。
る情報処理装置に於ては、RAMにエラーが発生
した場合、命令の処理を中断し、エラーが発生し
たブロツクのRAMの内容のクリアがなされる。
しかし、このクリアが始まるまでには、最低数マ
シンサイクルを要するが、その間は後続の命令の
処理がパイプラインに流れる。一般的に、連続す
る命令列では、RAMの同一部分をアクセスする
場合がある。この場合、RAMの内容にエラーが
あると、命令の処理が中断されるまでの数マシン
サイクルの間連続的にエラーが発生する。する
と、エラーカウンタの値が一挙に進み、エラー発
生のRAMを含むブロツクが切り離されてしまう
不都合がある。
このため、上述の如き連続的なエラーが発生し
た場合、これによつてエラーカウンタが歩進され
ないようにした回路の提案が要望されている。
た場合、これによつてエラーカウンタが歩進され
ないようにした回路の提案が要望されている。
第４図に示すように、TLB（TRANSLATION
LOOKASIDE BUFFER）アドレスレジスタ１
に接続されたTLBプライマリブロツク２をパリ
テイ（PARITY）チエツク回路３によつてエラ
ー発生をチエツクし、エラー発生毎にエラーカウ
ンタ４を歩進させる。第５図のように、エラーカ
ウンタ４が予め設定したカウント値ｎ（例えば４）
をカウントした時点でデリート（DELETE）レ
ジスタ５よりTLBプライマリブロツク・デリー
ト信号を発生させ、TLBプライマリブロツク２
を切り離す。
LOOKASIDE BUFFER）アドレスレジスタ１
に接続されたTLBプライマリブロツク２をパリ
テイ（PARITY）チエツク回路３によつてエラ
ー発生をチエツクし、エラー発生毎にエラーカウ
ンタ４を歩進させる。第５図のように、エラーカ
ウンタ４が予め設定したカウント値ｎ（例えば４）
をカウントした時点でデリート（DELETE）レ
ジスタ５よりTLBプライマリブロツク・デリー
ト信号を発生させ、TLBプライマリブロツク２
を切り離す。
尚、各命令の処理の際、命令アドレス、オペラ
ンドアドレスは、TLBをリードすることにより、
論理アドレスから絶対アドレスへの変換のためア
ドレス変換部へ出力される。第３図に於ては、
TLBは同一の機能を有するプライマリブロツク
２と、オルタネートブロツク６より構成され、そ
の機能部を２重化しており、従つてオルタネート
ブロツク６に対しても、図示を省略したが同様の
自動切離し手段が設けられている。
ンドアドレスは、TLBをリードすることにより、
論理アドレスから絶対アドレスへの変換のためア
ドレス変換部へ出力される。第３図に於ては、
TLBは同一の機能を有するプライマリブロツク
２と、オルタネートブロツク６より構成され、そ
の機能部を２重化しており、従つてオルタネート
ブロツク６に対しても、図示を省略したが同様の
自動切離し手段が設けられている。
この従来回路では、エラーが発生する毎にエラ
ーカウンタ４のカウントアツプが必ず生ずるた
め、エラー発生から命令の処理が中断されるまで
の数サイクル間に連続発生するエラーによつてカ
ウントアツプし、エラーが発生したTLBのブロ
ツクが切り離されてしまう。このため、RAMの
エラーが一時的なソフト・エラーであつてもブロ
ツクが切り離されてしまい、効率的な利用を図る
ことができない。
ーカウンタ４のカウントアツプが必ず生ずるた
め、エラー発生から命令の処理が中断されるまで
の数サイクル間に連続発生するエラーによつてカ
ウントアツプし、エラーが発生したTLBのブロ
ツクが切り離されてしまう。このため、RAMの
エラーが一時的なソフト・エラーであつてもブロ
ツクが切り離されてしまい、効率的な利用を図る
ことができない。
本発明は、斯かる問題点に鑑みて創作されたも
ので、メモリエラーによる命令実行が中断される
までの間に連続して生ずるエラーに起因して生ぜ
しめられる、エラーに対する処置の発生を回避し
得るエラー処理方式を提供することをその目的と
する。
ので、メモリエラーによる命令実行が中断される
までの間に連続して生ずるエラーに起因して生ぜ
しめられる、エラーに対する処置の発生を回避し
得るエラー処理方式を提供することをその目的と
する。
第１図は本発明のエラー処理方式の原理ブロツ
ク図を示す。
ク図を示す。
図において、１０はエラー発生に同期して一定
時間だけ起動するタイマ、１１はエラー信号とタ
イマ１０の出力との論理積をとるゲートである。
時間だけ起動するタイマ、１１はエラー信号とタ
イマ１０の出力との論理積をとるゲートである。
エラー信号に同期してタイマ１０が起動し、そ
の信号とエラー信号との論理がとられ、タイマ１
０の起動中はエラーカウンタ４へのエラー信号の
入力を禁止する。
の信号とエラー信号との論理がとられ、タイマ１
０の起動中はエラーカウンタ４へのエラー信号の
入力を禁止する。
第２図は本発明の実施例であつて、ゲート１１
は、インバータ１２及びANDゲート１３より成
る回路を用いている。
は、インバータ１２及びANDゲート１３より成
る回路を用いている。
第３図に示すように、パリテイチエツク回路３
より出力されるエラー信号（TLB−ELR）の発
生に同期して、タイマ１０が起動する。タイマ１
０は、０＜Ｔ＜5τ（但し、τはエラー間隔）の範
囲の動作時間に設定される。タイマ１０の出力は
インバータ１２によつて反転出力される。したが
つて、タイマ１０が動作中で、その出力がＨレベ
ルであれば、インバータ１２の出力はＬレベルに
なる。インバータ１２の出力とパリテイチエツク
回路３の出力の各々はANDゲート１３に印加さ
れ、ここで論理がとられる。ANDゲート１３は、
両入力が同時にＨレベルであるとき、即ち、タイ
マ１０の動作終了以降にパリテイチエツク回路３
よりエラー信号が出された時にのみエラーカウン
タ４へ信号を印加する。したがつて、第３図のよ
うに、タイマ設定時間内にパリテイチエツク回路
３よりエラー信号が出力されても、AND条件が
成立せず、その間に発生したエラー信号はカウン
タ４によつてカウントされることが無い。
より出力されるエラー信号（TLB−ELR）の発
生に同期して、タイマ１０が起動する。タイマ１
０は、０＜Ｔ＜5τ（但し、τはエラー間隔）の範
囲の動作時間に設定される。タイマ１０の出力は
インバータ１２によつて反転出力される。したが
つて、タイマ１０が動作中で、その出力がＨレベ
ルであれば、インバータ１２の出力はＬレベルに
なる。インバータ１２の出力とパリテイチエツク
回路３の出力の各々はANDゲート１３に印加さ
れ、ここで論理がとられる。ANDゲート１３は、
両入力が同時にＨレベルであるとき、即ち、タイ
マ１０の動作終了以降にパリテイチエツク回路３
よりエラー信号が出された時にのみエラーカウン
タ４へ信号を印加する。したがつて、第３図のよ
うに、タイマ設定時間内にパリテイチエツク回路
３よりエラー信号が出力されても、AND条件が
成立せず、その間に発生したエラー信号はカウン
タ４によつてカウントされることが無い。
尚、各命令の処理の際、命令アドレス、オペラ
ンドアドレスは、TLBをリードすることにより、
論理アドレスから絶対アドレスへの変換のためア
ドレス変換部へ出力される。第２図に於ては、
TLBは同一の機能を有するプライマリブロツク
２と、オルタネートブロツク６より構成され、そ
の機能の２重化が為されている。エラー発生時に
はその片側を切り離し、命令の処理を続けること
ができるように構成されている。
ンドアドレスは、TLBをリードすることにより、
論理アドレスから絶対アドレスへの変換のためア
ドレス変換部へ出力される。第２図に於ては、
TLBは同一の機能を有するプライマリブロツク
２と、オルタネートブロツク６より構成され、そ
の機能の２重化が為されている。エラー発生時に
はその片側を切り離し、命令の処理を続けること
ができるように構成されている。
以上述べてきたように本発明によれば、ブロツ
クに発生したエラーが一時的なソフトエラーであ
る場合、そのブロツクに生じたエラーに対する処
置の発動を回避してそのブロツクの切離しなどを
防止することができる。
クに発生したエラーが一時的なソフトエラーであ
る場合、そのブロツクに生じたエラーに対する処
置の発動を回避してそのブロツクの切離しなどを
防止することができる。
第１図は本発明のエラー処理方式の原理ブロツ
ク図、第２図は本発明の実施例を示すブロツク
図、第３図は本発明に於けるタイムチヤート、第
４図は従来回路の説明図、第５図は従来回路に於
けるタイムチヤートである。 第２図に於て、３はパリテイチエツク回路、４
はエラーカウンタ、１０はタイマ、１２はインバ
ータ、１３はANDゲートである。
ク図、第２図は本発明の実施例を示すブロツク
図、第３図は本発明に於けるタイムチヤート、第
４図は従来回路の説明図、第５図は従来回路に於
けるタイムチヤートである。 第２図に於て、３はパリテイチエツク回路、４
はエラーカウンタ、１０はタイマ、１２はインバ
ータ、１３はANDゲートである。
Claims (1)
- 【特許請求の範囲】 １ データ処理資源をブロツク化し、１ブロツク
内のメモリのエラーをエラーチエツク回路３で検
出し、そのエラー発生回数をエラーカウンタ４で
カウントし、カウント値が設定値に達したときの
当該エラー発生ブロツクのエラーに対する処置手
段を有して構成されたシステムに於て、 前記エラーチエツク回路３より出力されるエラ
ー信号に同期して予め設定した時間だけ動作する
タイマ１０と、 該タイマ１０の動作終了と共に前記エラーチエ
ツク回路３の出力をゲートさせるゲート回路１１
とを設け、 該ゲート回路１１の出力に応答する前記エラー
カウンタ４から出力される信号にて前記処置手段
を起動し、前記エラー発生ブロツクのエラーに対
する処置を行なうことを特徴とするエラー処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61139728A JPS62296240A (ja) | 1986-06-16 | 1986-06-16 | エラ−処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61139728A JPS62296240A (ja) | 1986-06-16 | 1986-06-16 | エラ−処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62296240A JPS62296240A (ja) | 1987-12-23 |
| JPH0450617B2 true JPH0450617B2 (ja) | 1992-08-14 |
Family
ID=15252004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61139728A Granted JPS62296240A (ja) | 1986-06-16 | 1986-06-16 | エラ−処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62296240A (ja) |
-
1986
- 1986-06-16 JP JP61139728A patent/JPS62296240A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62296240A (ja) | 1987-12-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |