JPS5945739A - 同期検出方式 - Google Patents
同期検出方式Info
- Publication number
- JPS5945739A JPS5945739A JP57155813A JP15581382A JPS5945739A JP S5945739 A JPS5945739 A JP S5945739A JP 57155813 A JP57155813 A JP 57155813A JP 15581382 A JP15581382 A JP 15581382A JP S5945739 A JPS5945739 A JP S5945739A
- Authority
- JP
- Japan
- Prior art keywords
- input data
- code
- gate
- counter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/043—Pseudo-noise [PN] codes variable during transmission
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力データ中に含まれる擬似ランダムコード
としてのＰＮコードを、その入力データが長いビット長
に亘って変化しない場合でめっても確実に検出するよう
にした同期検出方式に関するものである。
としてのＰＮコードを、その入力データが長いビット長
に亘って変化しない場合でめっても確実に検出するよう
にした同期検出方式に関するものである。
第１図は従来方式に係る同期検出回路の一例での構成を
示したものであるが、これによるといわゆる論理気Ｏ〃
の入力データが長時間に亘って連続的に入力する場合Ｉ
Ｉｉ、誤動作するという不具合がある。ここで第１図に
示す同期検出回路の一般的回路動作を説明すれば以下の
ようである。
示したものであるが、これによるといわゆる論理気Ｏ〃
の入力データが長時間に亘って連続的に入力する場合Ｉ
Ｉｉ、誤動作するという不具合がある。ここで第１図に
示す同期検出回路の一般的回路動作を説明すれば以下の
ようである。
即ち、ＰＮ：ｙ−ドを含む入力データＤＩＮは先ずデー
タ切替部２内の１人カ否定アントゲ−）２ｂ、オアゲー
ト２ｃを介しＰＮコード発生ｍｌに入力されるようにな
っている。本例でのＰＮココ−発生部ｌは図示の如（１
０ビツトシフト容量のシフトレジスタ（ＳＲ）ｌ ＆と
排他的論理和ゲー）１ｂよフなシ、排他的論理和ゲー）
１ｂによってシフトレジスタｌａにおける７番目ビット
位置データと１０番目ビット位置データとが排他的論理
和されることによってＰＮココ−発生部ｌとしての出力
が得られるものとなっている。入力データＤＩＮはピッ
ト周期信号ＣＬＫをシフトパルスとしてシフトレジスタ
１ｍ中をシフトされるものである。一方、入力データＤ
ＩＮがシフトレジスタ１ｍ中をシフトされている間、入
力データＤＩＮと排他的論理和ゲー）１ｂの出方は同期
検出部３においてビット単位に比較されるようになって
いる。図示の如くその比較は排他的論理和ゲート３ａで
行なわれるが、その比較結果によってカウンタ（ＣＴＲ
）３ｄのカウント動作は制御されるようになっている。
タ切替部２内の１人カ否定アントゲ−）２ｂ、オアゲー
ト２ｃを介しＰＮコード発生ｍｌに入力されるようにな
っている。本例でのＰＮココ−発生部ｌは図示の如（１
０ビツトシフト容量のシフトレジスタ（ＳＲ）ｌ ＆と
排他的論理和ゲー）１ｂよフなシ、排他的論理和ゲー）
１ｂによってシフトレジスタｌａにおける７番目ビット
位置データと１０番目ビット位置データとが排他的論理
和されることによってＰＮココ−発生部ｌとしての出力
が得られるものとなっている。入力データＤＩＮはピッ
ト周期信号ＣＬＫをシフトパルスとしてシフトレジスタ
１ｍ中をシフトされるものである。一方、入力データＤ
ＩＮがシフトレジスタ１ｍ中をシフトされている間、入
力データＤＩＮと排他的論理和ゲー）１ｂの出方は同期
検出部３においてビット単位に比較されるようになって
いる。図示の如くその比較は排他的論理和ゲート３ａで
行なわれるが、その比較結果によってカウンタ（ＣＴＲ
）３ｄのカウント動作は制御されるようになっている。
入力データＤＩＮとＰＮコード発生部ｌの出力が一致し
ない場合はカウンタ３ｄは強制的にリセット状態におか
れるものであり、一致する場合にはインバータ３ｂを介
して１人力否定アントゲ−）３ｃが活性化されることに
よってカウンタ３ｄはアントゲ−）３ｃからのビット同
期信号ＣＬＫをカウントし得るようになっているわけで
ある。
ない場合はカウンタ３ｄは強制的にリセット状態におか
れるものであり、一致する場合にはインバータ３ｂを介
して１人力否定アントゲ−）３ｃが活性化されることに
よってカウンタ３ｄはアントゲ−）３ｃからのビット同
期信号ＣＬＫをカウントし得るようになっているわけで
ある。
さて、ＰＮコード以外の入力データがＰＮコード発生部
ｌに入力されている間においては、一般にカウンタ３ｄ
は一時的にビット同期信号ＣＬＫをカウントし得てもそ
のカウント値はある一定値Ｍに達することはない。これ
は、一時的にある長さのビット長に亘って一致する場合
があってもその直後一致しなぐなシカウンタ３ｄはリセ
ットされるからである。Ｍの値はシフトレジスタｌａの
シフト容量が１０ビツトである場合４０程度に設定され
るが、ＰＮコード以外の入力データが入力されている場
合にはそのような長さに亘って連続的に一致が採れるこ
と（ｄ殆どないと考えらｔするからである。しかしなが
ら、入力データとしてＰＮコードが入力される場合は連
続的に一致が採れるようになカカウンタ３ｄは一定値Ｍ
以上ビット同期信号ＣＬＫをカウントし得るようになる
ものである。一般にＭの値を犬として設定する程にＰＮ
コードの検出精度は向上するが、カウント値が一定値Ｍ
に達したことを以て入力データがｌ）Ｎコードであると
判定することが可能となるわけである。アントゲ−）３
ｏはその一定値Ｍを検出するためのものであり、一定値
Ｍを検出した場合にはその出力をしてアンドゲート３ｃ
ｉ閉じることによってカウンタ３ｄのカウント動作を停
止せしめるとともに、アンドゲート２ｂｉ閉じると同時
にアントゲ−）２ａを開きＰＮコード発生部１の出力が
シフトレジスタ１ａの入力ＩＩ＋にフィードバックされ
るのを許容するようになっているわけである。なお、こ
こでの構成では詳細にされていないが、ＰＮコードの終
了検出も併せて行なわれるようになっている。ＰＮコー
ドを判定検出してから本例での場合後にｌＯビット連続
してＰＮコード発生部ｌの出力は論理ゝ＼ｌ〃となるが
、これを検出することによってその終了が知れるもので
ある。
ｌに入力されている間においては、一般にカウンタ３ｄ
は一時的にビット同期信号ＣＬＫをカウントし得てもそ
のカウント値はある一定値Ｍに達することはない。これ
は、一時的にある長さのビット長に亘って一致する場合
があってもその直後一致しなぐなシカウンタ３ｄはリセ
ットされるからである。Ｍの値はシフトレジスタｌａの
シフト容量が１０ビツトである場合４０程度に設定され
るが、ＰＮコード以外の入力データが入力されている場
合にはそのような長さに亘って連続的に一致が採れるこ
と（ｄ殆どないと考えらｔするからである。しかしなが
ら、入力データとしてＰＮコードが入力される場合は連
続的に一致が採れるようになカカウンタ３ｄは一定値Ｍ
以上ビット同期信号ＣＬＫをカウントし得るようになる
ものである。一般にＭの値を犬として設定する程にＰＮ
コードの検出精度は向上するが、カウント値が一定値Ｍ
に達したことを以て入力データがｌ）Ｎコードであると
判定することが可能となるわけである。アントゲ−）３
ｏはその一定値Ｍを検出するためのものであり、一定値
Ｍを検出した場合にはその出力をしてアンドゲート３ｃ
ｉ閉じることによってカウンタ３ｄのカウント動作を停
止せしめるとともに、アンドゲート２ｂｉ閉じると同時
にアントゲ−）２ａを開きＰＮコード発生部１の出力が
シフトレジスタ１ａの入力ＩＩ＋にフィードバックされ
るのを許容するようになっているわけである。なお、こ
こでの構成では詳細にされていないが、ＰＮコードの終
了検出も併せて行なわれるようになっている。ＰＮコー
ドを判定検出してから本例での場合後にｌＯビット連続
してＰＮコード発生部ｌの出力は論理ゝ＼ｌ〃となるが
、これを検出することによってその終了が知れるもので
ある。
従来方式に係る同期検出回路は以上のように動作するが
、これによる場合は入力データの状態如何によっては入
力データがＰＮコードでないにも拘わらずそれ′ｆ、Ｐ
Ｎコードとして検出する場合があるということである。
、これによる場合は入力データの状態如何によっては入
力データがＰＮコードでないにも拘わらずそれ′ｆ、Ｐ
Ｎコードとして検出する場合があるということである。
図示の回路構成からも判るように入力データＤＩＮとし
て論理’ｋ □ ／／のデータが連続する場合を想定す
ると、ＰＮコード発生部１の出力も論理＾０〃のデータ
を連続して出力するようになるからである。
て論理’ｋ □ ／／のデータが連続する場合を想定す
ると、ＰＮコード発生部１の出力も論理＾０〃のデータ
を連続して出力するようになるからである。
よって本発明の目的は、入力データのデータ状態が長い
時間に亘って変化しない場合であっても確実にＰＮコー
ドを検出し得る同期検出方式を供するにある。
時間に亘って変化しない場合であっても確実にＰＮコー
ドを検出し得る同期検出方式を供するにある。
この目的のため本発明は、入力データのデータ状態が長
時間に亘って変化しない場合はその旨今検出し、この検
出出力をして誤動作を未然に防止するようにしたもので
ある。
時間に亘って変化しない場合はその旨今検出し、この検
出出力をして誤動作を未然に防止するようにしたもので
ある。
以下、本発明を第２図により説明する。
第２図は本発明に係る同期検出回路を示したものであシ
、第１図に示すものと同一のものには同一の符号が付さ
れている。
、第１図に示すものと同一のものには同一の符号が付さ
れている。
図示の如く入力データ監視部４が新たに設けられ、その
出力が同期検出部３内においてオアゲート３ｆを介しカ
ウンタ（ＣＴＲＩ）３ｄｆｆ：リセットし得るようにな
っているものである。即ち、入力データＤＩＮが論理＼
＼０〃の場合はインバータ４ａからの入力データＤＩＮ
によってアンドゲート４ｂが活性化され、しかしてカウ
ンタ（ＣＴＲ２）４ｄはアンドゲート４ｂからのビット
同期信号ＣＬＫをカウントし得る一方、論理ゝ＼１〃の
場合にはカウンタ４ｄはオアゲー）４ｃからのその入力
データによって強制的にリセットされるようになってい
る。しかして、論理ｔｓ Ｑ Ｉ／の入力データが連続
する場合はカウンタ３ｄ 、 ４ｄはともにビット同期
信号ＣＬＩＣをカウントするところとなるが、カウンタ
３ｄでのカウント値が一定値Ｍに達する前に入力データ
監視部４によってカウンタ３ｄｉリセツトしてやれば、
未然に誤動作を防止し得るというわけである。アンドゲ
ート３ｅが一定値Ｍを検出する前にアントゲ−）４ｅが
カウンタ４ｄのカウント値がある一定値であることを検
出した場合にはワンショット回路（ＭＭ）４ｆがトリガ
され、そのトリガ出力によってカウンタ３ｄは一時的に
リセットされるものである。また、そのトリガ出力によ
ってカウンタ４ｄ自体も一時的にリセットされるように
なっている。このようにすれば、ＰＮコードの検出動作
が再開可能となるわけである。なお、第２図に示す例に
おいては入力データ監視回路の出力は以上のように用い
られているが、これに限定されない。一般的にはＰＮコ
ード誤検出出力を抑える方向に作用させれば十分である
。
出力が同期検出部３内においてオアゲート３ｆを介しカ
ウンタ（ＣＴＲＩ）３ｄｆｆ：リセットし得るようにな
っているものである。即ち、入力データＤＩＮが論理＼
＼０〃の場合はインバータ４ａからの入力データＤＩＮ
によってアンドゲート４ｂが活性化され、しかしてカウ
ンタ（ＣＴＲ２）４ｄはアンドゲート４ｂからのビット
同期信号ＣＬＫをカウントし得る一方、論理ゝ＼１〃の
場合にはカウンタ４ｄはオアゲー）４ｃからのその入力
データによって強制的にリセットされるようになってい
る。しかして、論理ｔｓ Ｑ Ｉ／の入力データが連続
する場合はカウンタ３ｄ 、 ４ｄはともにビット同期
信号ＣＬＩＣをカウントするところとなるが、カウンタ
３ｄでのカウント値が一定値Ｍに達する前に入力データ
監視部４によってカウンタ３ｄｉリセツトしてやれば、
未然に誤動作を防止し得るというわけである。アンドゲ
ート３ｅが一定値Ｍを検出する前にアントゲ−）４ｅが
カウンタ４ｄのカウント値がある一定値であることを検
出した場合にはワンショット回路（ＭＭ）４ｆがトリガ
され、そのトリガ出力によってカウンタ３ｄは一時的に
リセットされるものである。また、そのトリガ出力によ
ってカウンタ４ｄ自体も一時的にリセットされるように
なっている。このようにすれば、ＰＮコードの検出動作
が再開可能となるわけである。なお、第２図に示す例に
おいては入力データ監視回路の出力は以上のように用い
られているが、これに限定されない。一般的にはＰＮコ
ード誤検出出力を抑える方向に作用させれば十分である
。
以上説明したように本発明による場合は、入力データの
データ状態が長時間に亘って変化しない場合はその旨を
検出したうえ、この検出出力をして結果的に非ＰＮコー
ドがＰＮコードとして誤って検出されないようにしたも
のであるから、確実に入力データ中よ、ＱＰＮコードを
検出し得るという効果がある。
データ状態が長時間に亘って変化しない場合はその旨を
検出したうえ、この検出出力をして結果的に非ＰＮコー
ドがＰＮコードとして誤って検出されないようにしたも
のであるから、確実に入力データ中よ、ＱＰＮコードを
検出し得るという効果がある。
第１図は、従来方式に係る同期検出回路の一例での偕成
金示す図、第２図は、本発明に係る同期検出回路の一例
での構成を示す図である◎１・・・ＰＮコード発生部、
１ａ・・・シフトレジスタ、２・・・データ切替部、３
・・・同期検出部、３ｄ 、 ４ｄ・・・カウンタ、４
・・・入力データ監視部、４ｆ・・・ワンショット回路 代理人 弁理士 秋 本 正 実 第１図 第２図
金示す図、第２図は、本発明に係る同期検出回路の一例
での構成を示す図である◎１・・・ＰＮコード発生部、
１ａ・・・シフトレジスタ、２・・・データ切替部、３
・・・同期検出部、３ｄ 、 ４ｄ・・・カウンタ、４
・・・入力データ監視部、４ｆ・・・ワンショット回路 代理人 弁理士 秋 本 正 実 第１図 第２図
Claims (1)
- ＰＮコードを含む入力データをＰＮコード発生部に入力
せしめる一方、該データとＰＮコード発生部の出力とを
ビット単位に比較し、一致の比較結果が一定数連続して
得られたことを以てＰＮコードを検出する同期検出方式
にして、入力データのデータ状態が一定ビット数連続し
て変化しない場合を検出した場合には該検出にもとづき
ＰＮコード検出動作あるいはＰＮコード検出出力を抑制
することを特徴とする同期検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155813A JPS5945739A (ja) | 1982-09-09 | 1982-09-09 | 同期検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155813A JPS5945739A (ja) | 1982-09-09 | 1982-09-09 | 同期検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945739A true JPS5945739A (ja) | 1984-03-14 |
Family
ID=15614029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57155813A Pending JPS5945739A (ja) | 1982-09-09 | 1982-09-09 | 同期検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945739A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317836A (ja) * | 1989-06-15 | 1991-01-25 | Canon Inc | ボイスコイルモータ |
| FR2653286A1 (fr) * | 1989-10-12 | 1991-04-19 | Europ Agence Spatiale | Procede et circuit d'acquisition de code pour recepteur de signal a spectre etale. |
-
1982
- 1982-09-09 JP JP57155813A patent/JPS5945739A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317836A (ja) * | 1989-06-15 | 1991-01-25 | Canon Inc | ボイスコイルモータ |
| FR2653286A1 (fr) * | 1989-10-12 | 1991-04-19 | Europ Agence Spatiale | Procede et circuit d'acquisition de code pour recepteur de signal a spectre etale. |
| US5214669A (en) * | 1989-10-12 | 1993-05-25 | Agence Spatiale Europeenne | Code acquisition process and circuit for a spread-spectrum signal |
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