SU1149400A2 - Пересчетное устройство с контролем - Google Patents

Пересчетное устройство с контролем Download PDF

Info

Publication number
SU1149400A2
SU1149400A2 SU833654649A SU3654649A SU1149400A2 SU 1149400 A2 SU1149400 A2 SU 1149400A2 SU 833654649 A SU833654649 A SU 833654649A SU 3654649 A SU3654649 A SU 3654649A SU 1149400 A2 SU1149400 A2 SU 1149400A2
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
counter
trigger
inputs
Prior art date
Application number
SU833654649A
Other languages
English (en)
Inventor
Владимир Ахатович Фатхи
Валерий Викторович Слепнев
Original Assignee
Ростовское Высшее Военное Командно-Инженерное Училище Им.Главного Маршала Артиллерии Неделина М.И.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ростовское Высшее Военное Командно-Инженерное Училище Им.Главного Маршала Артиллерии Неделина М.И. filed Critical Ростовское Высшее Военное Командно-Инженерное Училище Им.Главного Маршала Артиллерии Неделина М.И.
Priority to SU833654649A priority Critical patent/SU1149400A2/ru
Application granted granted Critical
Publication of SU1149400A2 publication Critical patent/SU1149400A2/ru

Links

Abstract

ПЕРЕСЧЕТНОЕ УСТРОЙСТВО С КОНТРОЛЕМ по авт. св. № 1034199, отличающеес  тем, что, с целью увеличени  полноты контрол , в него введены элемент ИЛИ-НЕ и второй дополнительный триггер , пр мой выход и вход которого соединены соответственно с дополнительным входом третьего элемента И и с выходом элемента ИЛИ-НЕ, входы которого соединены с инверсными выходами разр дов счетчика.

Description

(
;о (
Изобретение относитс  к импульсной и вычислительной технике и может быть использовано дл  контрол  счетных устройств .
По основному авт. св. № 1034199 известно пересчетное устройство с контролем, содержащее счетчик, первый элемент И, триггер, элемент задержки, одновибратор, второй элемент И, входы которого соединены с инверсными выходами всех разр дов счетчика, выходом одновибратора и выходом элемента задержки, который соединен с первым входом триггера, второй вход которого соединен с входом элемента задержки и выходом первого элемента И, первый и второй входы которого соединены соответственно с выходом триггера и счетным входом счетчика, а пр мой выход старшего разр да счетчика соединен с входом одновибратора, входы третьего элемента И соединены соответственно со счетным входом устройства, и инверсным выходом дополнительного триггера, вход и пр мой выход которого соединены . соответственно с выходом второго элемента И и входом элемента индикации, а выход третьего элемента И соединен со счетным входом счетчика 1.
Одн.ако известное пересчетное устройство , отличаетс  недостаточной полнотой контрол . В процессе контрол  не обнаруживаютс  неисправности типа «посто нна  единица на инверсных выходах всех или любого разр да счетчика, которые представл ют собой потенциал, по значению равный или близкий сигналу логической единицы, возникающей в результате  влений короткого замыкани  в триггерах.
Цель изобретени  - увеличение полноты контрол .
Поставленна  цель достигаетс  тем, что в пересчетное устройство с контролем введены элемент ИЛИ-НЕ и второй дополнительный триггер, пр мой выход и вход которого соединены соответственно с дополнительным входом третьего элемента И и с выходом элемента ИЛИ-НЕ, входы которого соединены с инверсными выходами разр дов счетчика.
На чертеже показана структурна  схема пересчетного устройства.
Устройство содержит счетчик 1, первый элемент И 2, триггер 3, элемент 4 задержки, одновибратор 5, второй элемент И 6, дополнительный триггер 7, элемент 8 индикации , третий элемент И 9, элемент ИЛИ-НЕ 10 второй дополнительный триггер 11 и счетный вход 12.
Входы элемента И 6 соединены с инверсными выходами разр дов счетчика 1, с выходом одновибратора 5 и с выходом элемента 4 задержки, вход которого соединен с выходом элемента И 2 и с первым
входом триггера 3, второй вход и выход которого соединены соответственно с выходом элемента 4 задержки и с первым входом элемента И 2, второй вход которого
соединен со счетным входом счетчика 1 и с выходом элемента И 9, первый и второй входы которого соединены соответственно с входом элемента 8 индикации и с выходом элемента И 6. Пр мой выход старшего разр да счетчика 1 соединен с входом одновибратора 5, пр мой выход и вход триггера 11 соединены соответственно с дополнительным входом элемента И 9 и с выходом элемента ИЛИ-НЕ 10, входы которого соединены с инверсн лми выходами разр дов счетчика 1.
В исходном состо нии с пр мого выхода триггера 11 на третий вход элемента И 9 поступает сигнал логического нул , однако, если все триггеры разр дов счетчика 1 установлены в единицы и отсутствуют на их инверсных выходах неисправности типа «посто нна  логическа  единица, по сигналам логических нулей на входах элемента ИЛИ-НЕ 10 сигнал логической единицы на выходе перебросит триггер 11, и на третьем входе элемента И 9 возникает сигнал логической единицы. Триггер 7 в исходном состо нии, ввиду присутстви  на его входе логического нул , на своем выходе, св занном с элементом индикации, также создает сигнал логического нул , а на инверсном выходе - сигнал логической единицы, который и присутствует на втором входе элемента И 9.
В таком состо нии, при сигналах единицы на втором и третьем входах элемента И 9 и при наличии импульсной последовательности на входе устройства, последн  , проходит через третий элемент И 9 на счетный вход счетчика 1. От первого
входного импульса импульсной последовательности запускаетс  счетчик 1, а также элемент 4 задержки. Одновременно с запуском элемента 4 задержки выходным импульсом элемента И 2 переключаетс  тригс гер 3, и на другом входе элемента 2 И по вл етс  сигнал запрета с выхода этого триггера. Импульс с выхода элемента задержки возвращает триггер 3 в исходное состо ние, вследствие чего на вход элемента И 2 полагаетс  импульс разрешени .
С выхода элемента задержки импульс поступает также на вход многовходового элемента И 6, другие входы которого соединены с, инверсными выходами разр дов J счетчика 1, а один из входов - с выходом одновибратора 5, подключенным входом к выходу старшего разр да выходного разр да счетчика 1. Ч Если счетчик 1 работоспособен, то наступает момент, когда на всех входах многовходового элемента И 6 одновременно по вл ютс  логические единицы, снимаемые с инверсных выходов триггерных разр дов счетчика, выхода одновибратора 5 и элемента 4 задержки. При этом по вл етс  сигнал логической единицы на выходе элемента И 6, которым переключаетс  триггер 7, что приводит к по влению сигнала логической единицы на пр мом выходе Ю этого триггера и сигнала логического нул  на его инверсном выходе. Последним сигналом , поступающим на один из входов элемента И 9, запрещаетс  прохождение входной импульсной последовательности через «г элемент И 9 на вход счетчика I, а сигналом с пр мого выхода триггера 7 включаетс  1149 0 элемент 8 индикации, сигнализиру  о работоспособности счетчика, В случае отказа хот  бы одного из разр дов счетчика, на выходе элемента И 6 сигнал не по вл етс  и элемент 8 индикации не включаетс , Таким образом, в случае наличи  в счетчике неисправностей типа посто нна  единицана выходах, в предлагаемом устройстве элементами ИЛИ-НЕ 10 и триггером 11 исключаетс  возможность прохождени  импульсной последовательности на счетный вход счетчика и не включаетс  элемент индикации , который сигнализирует об иеправности счетчика 1, что выгодно отличает предлагаемое устройство от известного .

Claims (1)

  1. ПЕРЕСЧЕТНОЕ УСТРОЙСТВО С КОНТРОЛЕМ по авт. св. № 1034199, отличающееся тем, что, с целью увеличения полноты контроля, в него введены элемент ИЛИ-НЕ и второй дополнительный триггер, прямой выход и вход которого соединены соответственно с дополнительным входом третьего элемента И и с выходом элемента ИЛИ-НЕ, входы которого соединены с инверсными выходами разрядов счетчика.
SU833654649A 1983-10-20 1983-10-20 Пересчетное устройство с контролем SU1149400A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833654649A SU1149400A2 (ru) 1983-10-20 1983-10-20 Пересчетное устройство с контролем

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833654649A SU1149400A2 (ru) 1983-10-20 1983-10-20 Пересчетное устройство с контролем

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1034199A Addition SU189450A1 (ru)

Publications (1)

Publication Number Publication Date
SU1149400A2 true SU1149400A2 (ru) 1985-04-07

Family

ID=21086263

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833654649A SU1149400A2 (ru) 1983-10-20 1983-10-20 Пересчетное устройство с контролем

Country Status (1)

Country Link
SU (1) SU1149400A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР № 1034199, кл. Н 03 К 23/02, G 06 G 11/90 (прототип). *

Similar Documents

Publication Publication Date Title
JPS5463634A (en) Bus controller
SU1149400A2 (ru) Пересчетное устройство с контролем
JPS5585156A (en) Protective unit of transmission system
JPS55166749A (en) Decoder circuit
SU993456A1 (ru) Устройство дл синхронизации
JPS5549759A (en) Signal processing system
JPS5413236A (en) Bus control system
SU1034199A2 (ru) Пересчетное устройство с контролем
SU435565A1 (ru) Устройство для защиты памяти
SU843248A2 (ru) Двоично-дес тичное пересчетноеуСТРОйСТВО
JPH0789610B2 (ja) 信号引伸ばし回路
SU1621143A1 (ru) Триггер IK-типа
SU1091162A2 (ru) Блок приоритета
SU943693A1 (ru) Устройство дл ввода информации
SU1298895A2 (ru) Пересчетное устройство с контролем
JPS5616251A (en) Tracer for logical operation
SU907847A1 (ru) Устройство дл устранени дроблений принимаемых телеграфных сигналов
SU1091164A1 (ru) Устройство дл последовательного выделени единиц из двоичного кода
SU1016785A1 (ru) Устройство переменного приоритета
SU375789A1 (ru) Коммутирующее устройство
JPS5690350A (en) Data processing unit
JPS5669931A (en) Tristate buffer circuit
JPS5595155A (en) Operation check system for counter
JPS55146532A (en) Repeat control system
JPS5587254A (en) Parity check system for two-way bus