JPH0789610B2 - 信号引伸ばし回路 - Google Patents
信号引伸ばし回路Info
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- JPH0789610B2 JPH0789610B2 JP61087265A JP8726586A JPH0789610B2 JP H0789610 B2 JPH0789610 B2 JP H0789610B2 JP 61087265 A JP61087265 A JP 61087265A JP 8726586 A JP8726586 A JP 8726586A JP H0789610 B2 JPH0789610 B2 JP H0789610B2
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- JP
- Japan
- Prior art keywords
- signal
- gate
- series
- input
- delay
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Pulse Circuits (AREA)
- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
- Manipulation Of Pulses (AREA)
- Processing Of Color Television Signals (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号処理回路に関し、特に、信号
の引伸ばし機能の動作が予め定められる入力信号のパラ
メータの持続時間に応答して行なわれるような、ディジ
タル制御信号用の新規な信号引伸ばし回路に関する。
の引伸ばし機能の動作が予め定められる入力信号のパラ
メータの持続時間に応答して行なわれるような、ディジ
タル制御信号用の新規な信号引伸ばし回路に関する。
発明の背景 ディジタル信号処理回路を使用する、ある種のシステム
においては、制御システムの或る形式により、処理中の
ディジタル信号を監視することにより、制御動作を必要
とする状態の存在を識別する検知回路により決まるよう
な実時間の適当な期間に作動を受けるようにする必要性
がしばしば生じる。この監視機能に付随する問題は、例
えば、感知回路により行なわれる条件識別の期間の幅に
比べて制御動作の期間を広くし、従って、制御信号を引
伸ばすことの望ましいことを示す。
においては、制御システムの或る形式により、処理中の
ディジタル信号を監視することにより、制御動作を必要
とする状態の存在を識別する検知回路により決まるよう
な実時間の適当な期間に作動を受けるようにする必要性
がしばしば生じる。この監視機能に付随する問題は、例
えば、感知回路により行なわれる条件識別の期間の幅に
比べて制御動作の期間を広くし、従って、制御信号を引
伸ばすことの望ましいことを示す。
本発明は、ディジタル制御信号の引伸ばし動作を行なう
構成を提供するものであるが、予め定められる入力信号
のパラメータについての最小持続時間の基準を満す入力
信号により作動するものである。
構成を提供するものであるが、予め定められる入力信号
のパラメータについての最小持続時間の基準を満す入力
信号により作動するものである。
発明の概要 本発明の原理に従って構成される持続時間を感知する信
号引伸ばし回路は、一連の複数の信号取出し点を有する
遅延手段と、前記信号取出し点の数に等しい数の複数の
入力を有するアンドゲートと、前記信号取出し点の各々
を、前記アンドゲートの各入力にそれぞれ結合する複数
の信号路と、複数個の遅延手段と、一連の２入力オアゲ
ートを含んでいることが望ましい。
号引伸ばし回路は、一連の複数の信号取出し点を有する
遅延手段と、前記信号取出し点の数に等しい数の複数の
入力を有するアンドゲートと、前記信号取出し点の各々
を、前記アンドゲートの各入力にそれぞれ結合する複数
の信号路と、複数個の遅延手段と、一連の２入力オアゲ
ートを含んでいることが望ましい。
この信号引伸ばし回路においては、遅延手段の入力は、
２つの交互に代わる信号レベルの中のいずれか一方を示
す、クロック制御されている制御情報源に結合され、前
記信号取出し点の連続する取出し点間の遅延量は等し
い。前記複数個の遅延装置の各々は予め定められる同じ
遅延量を与える。前記一連のオアゲートの各々の第１の
入力は前記アンドゲートの出力に応答するように構成さ
れる。前記一連のオアゲートの各出力は、最後のオアゲ
ートを除いて、前記複数個の遅延装置の各々を介して前
記一連のオアゲートの後続のオアゲートの第２の入力に
結合され、前記一連のオアゲートの最後のオアゲートの
出力は、制御信号の出力端子に結合される。前記複数個
の遅延装置により与えられる遅延量の合計は、前記連続
する信号取出し点の中の最初と最後の取出し点間の遅延
量を越える。
２つの交互に代わる信号レベルの中のいずれか一方を示
す、クロック制御されている制御情報源に結合され、前
記信号取出し点の連続する取出し点間の遅延量は等し
い。前記複数個の遅延装置の各々は予め定められる同じ
遅延量を与える。前記一連のオアゲートの各々の第１の
入力は前記アンドゲートの出力に応答するように構成さ
れる。前記一連のオアゲートの各出力は、最後のオアゲ
ートを除いて、前記複数個の遅延装置の各々を介して前
記一連のオアゲートの後続のオアゲートの第２の入力に
結合され、前記一連のオアゲートの最後のオアゲートの
出力は、制御信号の出力端子に結合される。前記複数個
の遅延装置により与えられる遅延量の合計は、前記連続
する信号取出し点の中の最初と最後の取出し点間の遅延
量を越える。
本発明の一実施例によると、引伸ばしのための最小の持
続時間の基準を満さない持続時間の制御情報であっても
引伸ばされないまま通過するように構成されており、前
記一連のオアゲートの第１のオアゲートの第２の入力
は、前記遅延手段および前記アンドゲートに関係なく、
クロック制御された制御信号源の出力を制御信号の出力
端子に結合させるための手段を含むことにより信号応答
するように構成されている。しかしながら、別の動作モ
ードのものも可能であって、引伸ばしのための最小持続
時間の基準により、制御情報が制御信号の出力端子に送
られるための基準となる。この動作モードの場合、一連
のオアゲートの最初のオアゲートの第２の入力は、例え
ば“0"レベルに保持され、入力信号に応答しないように
構成することもできる。このモードで動作する構成の一
例は、エル・エイ・ハーウッド（L.A.Harwood）氏外が1
985年４月18日に出願番号第724,646号として出願した、
“持続時間を感知するディジタル信号ゲート”という名
称の米国特許出願明細書（特開昭61-258526号に対応）
中に示されている。
続時間の基準を満さない持続時間の制御情報であっても
引伸ばされないまま通過するように構成されており、前
記一連のオアゲートの第１のオアゲートの第２の入力
は、前記遅延手段および前記アンドゲートに関係なく、
クロック制御された制御信号源の出力を制御信号の出力
端子に結合させるための手段を含むことにより信号応答
するように構成されている。しかしながら、別の動作モ
ードのものも可能であって、引伸ばしのための最小持続
時間の基準により、制御情報が制御信号の出力端子に送
られるための基準となる。この動作モードの場合、一連
のオアゲートの最初のオアゲートの第２の入力は、例え
ば“0"レベルに保持され、入力信号に応答しないように
構成することもできる。このモードで動作する構成の一
例は、エル・エイ・ハーウッド（L.A.Harwood）氏外が1
985年４月18日に出願番号第724,646号として出願した、
“持続時間を感知するディジタル信号ゲート”という名
称の米国特許出願明細書（特開昭61-258526号に対応）
中に示されている。
実施例 図示したシステムにおいて、クロック制御された制御信
号源20の出力は、連続する各クロック区間の間、非作動
の“0"レベルもしくは作動の“1"レベルのいずれかを示
す１ビットのストリームの制御情報として端子CIに生じ
る。端子CIの信号は、同様の遅延装置（L-1,L-2,L-3,L-
4,L-5）が５個縦続接続された一連の遅延装置の入力に
供給される。これらの遅延装置の各々は、信号のクロッ
ク周波数（CL）の１周期に相当する信号遅延量（τ）
を与えるＤ型のフリップフロップから成るものとして例
示してある。
号源20の出力は、連続する各クロック区間の間、非作動
の“0"レベルもしくは作動の“1"レベルのいずれかを示
す１ビットのストリームの制御情報として端子CIに生じ
る。端子CIの信号は、同様の遅延装置（L-1,L-2,L-3,L-
4,L-5）が５個縦続接続された一連の遅延装置の入力に
供給される。これらの遅延装置の各々は、信号のクロッ
ク周波数（CL）の１周期に相当する信号遅延量（τ）
を与えるＤ型のフリップフロップから成るものとして例
示してある。
遅延装置（（L-1,L-2,…L-5）の縦続接続により、遅延
装置L-3,L-4,L-5の各出力における連続する３個の信号
取出し点の中の連続する２つの取出し点間にτの遅延量
を与える遅延手段が形成される。アンドゲート30には３
つの入力が設けられ、各入力は先に述べた信号取出し点
の各々に通じる信号路に結合される。
装置L-3,L-4,L-5の各出力における連続する３個の信号
取出し点の中の連続する２つの取出し点間にτの遅延量
を与える遅延手段が形成される。アンドゲート30には３
つの入力が設けられ、各入力は先に述べた信号取出し点
の各々に通じる信号路に結合される。
アンドゲート30の出力は、連続する９個の２入力オアゲ
ート（O-1,O-2,O-3,…O-9）の各々の第１の入力に結合
される。一連のオアゲートの中の最後のオアゲートの出
力は、制御信号の出力端子COに結合される。この一連の
オアゲートの残りのオアゲートの各出力は、同様な構成
の複数個の遅延装置（D-1,D-2,D-3,…D-8）をそれぞれ
介して、連続する次のオアゲートの第２の入力に結合さ
れる。これらの遅延装置の各々も、信号のクロック周波
数（CL）の１周期に相当する信号遅延量（τ）を与え
るＤ型のフリップフロップから成るものとして例示して
ある。
ート（O-1,O-2,O-3,…O-9）の各々の第１の入力に結合
される。一連のオアゲートの中の最後のオアゲートの出
力は、制御信号の出力端子COに結合される。この一連の
オアゲートの残りのオアゲートの各出力は、同様な構成
の複数個の遅延装置（D-1,D-2,D-3,…D-8）をそれぞれ
介して、連続する次のオアゲートの第２の入力に結合さ
れる。これらの遅延装置の各々も、信号のクロック周波
数（CL）の１周期に相当する信号遅延量（τ）を与え
るＤ型のフリップフロップから成るものとして例示して
ある。
例示した構成は、端子CIにおける信号を、一連のオアゲ
ートの中の最初のオアゲート（O-1）の第２の入力に直
接結合させる信号路により完成する。
ートの中の最初のオアゲート（O-1）の第２の入力に直
接結合させる信号路により完成する。
図示したシステムにおいて、制御信号源の端子CIおよび
制御信号の出力端子CO間に形成される構成は、持続時間
を感知する信号引き伸ばし機能の動作を行ない、持続時
間の基準を満す制御信号は引き伸ばし動作が行なわれる
ようにし、この基準を満さない制御信号は引き伸ばさな
いまま通過させる。図示した構成例の場合、この持続時
間の基準は、出力の制御期間の引き伸ばしが生じるため
には、連続する少なくとも３つのクロック区間におい
て、端子CIに“1"のレベルが生じることが必要である。
制御信号の出力端子CO間に形成される構成は、持続時間
を感知する信号引き伸ばし機能の動作を行ない、持続時
間の基準を満す制御信号は引き伸ばし動作が行なわれる
ようにし、この基準を満さない制御信号は引き伸ばさな
いまま通過させる。図示した構成例の場合、この持続時
間の基準は、出力の制御期間の引き伸ばしが生じるため
には、連続する少なくとも３つのクロック区間におい
て、端子CIに“1"のレベルが生じることが必要である。
図示した信号引き伸ばし構成の動作が理解できるよう
に、いくつかの入力信号例を以下に示す。
に、いくつかの入力信号例を以下に示す。
例1.端子CIが連続する２つのクロック区間についてのみ
非作動の“0"レベルから始まる。すなわち、連続する２
つのクロック区間の入力信号持続時間が引き伸ばし動作
が行なわれるのに必要な持続時間の基準（連続する３つ
のクロック区間）以下である。制御信号源20の連続する
一対の“1"出力は、縦続接続された遅延装置D-1,D-2等
から成る第１の信号路を介してクロック制御され、最後
に、制御信号の出力端子COに、引き伸ばしされない（２
つのクロック区間）持続時間の出力制御パルスとして生
じる。制御信号が出力端子COに達するまでの間中、アン
ドゲート30は、アンドがとれない状態であって、その３
入力のすべてに“1"レベルが同時に発生しないため、
“1"レベルを出力することができない。あるクロック区
間の間、アンドゲートの入力の１個もしくは２個に“1"
レベルが生じる時、端子CIからの信号は縦続接続された
遅延装置L-1,L-2等で形成される第２の信号路を通過す
るので、端子CIの入力信号の“1"レベルへの上昇の不十
分な持続時間（連続する２つのクロック区間）により、
アンドゲート30は“1"レベルを出力するように作動され
ない。
非作動の“0"レベルから始まる。すなわち、連続する２
つのクロック区間の入力信号持続時間が引き伸ばし動作
が行なわれるのに必要な持続時間の基準（連続する３つ
のクロック区間）以下である。制御信号源20の連続する
一対の“1"出力は、縦続接続された遅延装置D-1,D-2等
から成る第１の信号路を介してクロック制御され、最後
に、制御信号の出力端子COに、引き伸ばしされない（２
つのクロック区間）持続時間の出力制御パルスとして生
じる。制御信号が出力端子COに達するまでの間中、アン
ドゲート30は、アンドがとれない状態であって、その３
入力のすべてに“1"レベルが同時に発生しないため、
“1"レベルを出力することができない。あるクロック区
間の間、アンドゲートの入力の１個もしくは２個に“1"
レベルが生じる時、端子CIからの信号は縦続接続された
遅延装置L-1,L-2等で形成される第２の信号路を通過す
るので、端子CIの入力信号の“1"レベルへの上昇の不十
分な持続時間（連続する２つのクロック区間）により、
アンドゲート30は“1"レベルを出力するように作動され
ない。
例2.端子CIが連続する３つのクロック区間の間、非作動
の“0"レベルから始まって入力信号の持続時間が引き伸
ばし動作が行なわれるのに必要な持続時間の基準に等し
い場合。この時、端子CIからの信号は先に述べた第２の
信号路を通るから、アンドゲート30の３つのすべての入
力が同時に“1"レベルに上昇した時、クロック区間に達
し、従って、アンドゲート30は“1"を出力する。このク
ロック区間中のアンドゲートの動作により、“1"レベル
が制御信号出力端子COおよび８つの遅延装置D-1,D-2,…
D-8のすべての入力に生じる。従って、先に述べたクロ
ック区間およびそれに連続する８つのクロック区間の
間、端子COに“1"が出力される。このようにして、３つ
のクロック区間の制御期間の持続時間を有する入力信号
は９つのクロック区間の制御期間の持続時間を有する出
力信号に変換される。
の“0"レベルから始まって入力信号の持続時間が引き伸
ばし動作が行なわれるのに必要な持続時間の基準に等し
い場合。この時、端子CIからの信号は先に述べた第２の
信号路を通るから、アンドゲート30の３つのすべての入
力が同時に“1"レベルに上昇した時、クロック区間に達
し、従って、アンドゲート30は“1"を出力する。このク
ロック区間中のアンドゲートの動作により、“1"レベル
が制御信号出力端子COおよび８つの遅延装置D-1,D-2,…
D-8のすべての入力に生じる。従って、先に述べたクロ
ック区間およびそれに連続する８つのクロック区間の
間、端子COに“1"が出力される。このようにして、３つ
のクロック区間の制御期間の持続時間を有する入力信号
は９つのクロック区間の制御期間の持続時間を有する出
力信号に変換される。
例3.端子CIが連続する５つのクロック区間の間、非作動
の“0"レベルから始まって、入力信号の持続時間が引き
伸ばし動作が行なわれるのに必要な持続時間を越える場
合。この時、連続する３つのクロック区間において、
“1"レベルが制御信号出力端子COおよび８つの遅延装置
D-1,D-2,…D-8のすべての入力に同時に生じる。例２の
場合と同様に、６つのクロック区間の持続時間の引き伸
ばしが行なわれ、その結果、９つのクロック区間の制御
期間の持続時間を有する出力信号が得られる。
の“0"レベルから始まって、入力信号の持続時間が引き
伸ばし動作が行なわれるのに必要な持続時間を越える場
合。この時、連続する３つのクロック区間において、
“1"レベルが制御信号出力端子COおよび８つの遅延装置
D-1,D-2,…D-8のすべての入力に同時に生じる。例２の
場合と同様に、６つのクロック区間の持続時間の引き伸
ばしが行なわれ、その結果、９つのクロック区間の制御
期間の持続時間を有する出力信号が得られる。
本発明による持続時間を感知する引き伸ばし方法は、必
要なら、先に述べたハーウッド氏他による出願係続中の
特許出願に開示されているように、持続時間を感知する
信号ゲートと関連付けることもできる。そこに開示され
た構成においては、持続時間の基準に合う入力信号は引
き伸ばされた形式で制御信号出力端子に生じる。しかし
ながら、持続時間の基準に合わない入力信号は、本願中
において開示した実施例において実現されるように、引
き伸ばされない形式で制御信号の出力端子に伝えられる
のではなく、制御信号の出力端子に伝わらないように制
御される。
要なら、先に述べたハーウッド氏他による出願係続中の
特許出願に開示されているように、持続時間を感知する
信号ゲートと関連付けることもできる。そこに開示され
た構成においては、持続時間の基準に合う入力信号は引
き伸ばされた形式で制御信号出力端子に生じる。しかし
ながら、持続時間の基準に合わない入力信号は、本願中
において開示した実施例において実現されるように、引
き伸ばされない形式で制御信号の出力端子に伝えられる
のではなく、制御信号の出力端子に伝わらないように制
御される。
この明細書において開示した発明の実施例において、持
続時間の基準に関する入力信号のテストは、アンドゲー
トの入力における入力信号の連続するサンプルを監視す
ることにより行なわれる。先に述べたハーウッド氏他に
よる出願係属中の特許出願は、別の方法を開示するもの
であって、持続時間の基準に関する入力信号のテスト
は、アンドゲートへの入力を供給する、連続する信号取
り出し点間の２τの遅延を使って、入力信号の一つ置き
のサンプルを監視することにより行なわれる。
続時間の基準に関する入力信号のテストは、アンドゲー
トの入力における入力信号の連続するサンプルを監視す
ることにより行なわれる。先に述べたハーウッド氏他に
よる出願係属中の特許出願は、別の方法を開示するもの
であって、持続時間の基準に関する入力信号のテスト
は、アンドゲートへの入力を供給する、連続する信号取
り出し点間の２τの遅延を使って、入力信号の一つ置き
のサンプルを監視することにより行なわれる。
信号取り出し点の数および信号取り出し点間の遅延は、
持続時間の基準を特定のシステム条件に適合させるため
に選定可能なパラメータである。また、遅延装置D-1,D-
2等により与えられる遅延の合計が、先に述べた信号取
り出し点の最初と最後の間の遅延を越える度合は、得ら
れる引き伸ばし動作の大きさを決める選定可能なパラメ
ータである。
持続時間の基準を特定のシステム条件に適合させるため
に選定可能なパラメータである。また、遅延装置D-1,D-
2等により与えられる遅延の合計が、先に述べた信号取
り出し点の最初と最後の間の遅延を越える度合は、得ら
れる引き伸ばし動作の大きさを決める選定可能なパラメ
ータである。
図は、本発明の一実施例に従って構成される、ディジタ
ルの制御信号用の持続時間を感知する引き伸ばし回路を
示す。 20……クロック制御されている制御情報源、L-1,L-2,…
L-5……遅延手段、30……アンドゲート、O-1,O-2,…O-9
……２入力オアゲート、D-1,D-2,…D-8……遅延装置、C
I……制御信号入力端子、CO……制御信号出力端子。
ルの制御信号用の持続時間を感知する引き伸ばし回路を
示す。 20……クロック制御されている制御情報源、L-1,L-2,…
L-5……遅延手段、30……アンドゲート、O-1,O-2,…O-9
……２入力オアゲート、D-1,D-2,…D-8……遅延装置、C
I……制御信号入力端子、CO……制御信号出力端子。
Claims (1)
- 【請求項１】第１もしくは第２の中のいずれか一方の信
号レベルを示す、クロック制御された制御情報信号源と
共に使われる、持続時間を感知する信号引伸ばし回路で
あって、 一連の複数の信号取出し点を有し、前記一連の各信号取
出し点間の遅延量は同じであり、その入力が前記信号源
の出力に応答する遅延手段と、 前記信号取出し点中の各取出し点にそれぞれ接続される
複数の信号路と、 前記複数の信号路の数に等しい数の複数の入力を有する
アンドゲートであって、前記信号路の各々が前記アンド
ゲートの複数の入力の各々に接続される前記アンドゲー
トと、 予め定められる同じ遅延量を各々が与える複数の遅延装
置と、 一連の２入力オアゲートであって、各オアゲートの第１
の入力は前記アンドゲートの出力に応答するように構成
され、各オアゲートの出力は、前記一連のオアゲート中
の最後のオアゲートを除いて、前記複数の遅延装置の各
々を介して前記一連のオアゲート中の後続のオアゲート
の第２の入力に結合され、前記一連のオアゲート中の前
記最後のオアゲートの出力は制御信号出力端子に結合さ
れる前記一連の２入力オアゲートとを含んでおり、 前記複数の遅延装置により与えられる遅延量の合計が前
記一連の信号取出し点の最初と最後の間の遅延量を越え
ることを特徴とする前記信号引伸ばし回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/724,644 US4636735A (en) | 1985-04-18 | 1985-04-18 | Duration-sensitive digital signal stretcher |
| US724644 | 1985-04-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61251318A JPS61251318A (ja) | 1986-11-08 |
| JPH0789610B2 true JPH0789610B2 (ja) | 1995-09-27 |
Family
ID=24911254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61087265A Expired - Lifetime JPH0789610B2 (ja) | 1985-04-18 | 1986-04-17 | 信号引伸ばし回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4636735A (ja) |
| EP (1) | EP0199540B1 (ja) |
| JP (1) | JPH0789610B2 (ja) |
| KR (1) | KR940003697B1 (ja) |
| DE (1) | DE3685680T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694331A (en) | 1985-10-01 | 1987-09-15 | Rca Corporation | Vertical transition processor for a comb filter |
| US5420467A (en) * | 1992-01-31 | 1995-05-30 | International Business Machines Corporation | Programmable delay clock chopper/stretcher with fast recovery |
| US5459422A (en) * | 1993-06-02 | 1995-10-17 | Advanced Micro Devices, Inc. | Edge selective delay circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3379981A (en) * | 1965-02-04 | 1968-04-23 | Navy Usa | Pulse width discriminator |
| US3614632A (en) * | 1970-10-14 | 1971-10-19 | Lawrence M Lelbowitz | Digital pulse width generator |
| US3667054A (en) * | 1971-02-10 | 1972-05-30 | Us Navy | Pulse train decoder with pulse width rejection |
| US4061976A (en) * | 1973-04-11 | 1977-12-06 | Nippon Steel Corporation | Receivers for pulses of different widths |
| JPS5399718A (en) * | 1977-02-10 | 1978-08-31 | Nec Corp | Signal state detector circuit |
| GB1601811A (en) * | 1977-02-22 | 1981-11-04 | Morling R C S | Signal processing |
| JPS53114651A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Electronic circuit |
-
1985
- 1985-04-18 US US06/724,644 patent/US4636735A/en not_active Expired - Fee Related
-
1986
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