SU840882A1 - Устройство дл определени значений буле-ВыХ фуНКций - Google Patents

Description

1

Изобретений относитс  к логической обработке бинарных, сигналов и ||ложет быть использовано в различного рода устройствах, св занных с проверкой и анализом состо ни  двух позиционных элементов, например, в системах контрол  и управлени , содержащих двухпозиционные датчики, сигнализаторы положени .

Известно устройство дл .определени  булевых функций,в котором осуществл етс  последовательный ввод аргументов и производитс  их логическа  обработка,в результате чего на выходе устройства формируетс  значение заданной булевой функции этих

аргументов I1.

Недостатком устройства  вл етс  его сложность и низка  скорость работы .

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  определени  значений булевых функций, содержащее шину кода операции, шину синхронизации, шину признака аргумента, первый, второй , третий, четвертый и п тый элементы И, первый, второй и третий элементы ИЛИ, первый, второй и третий элементы ПАМЯТЬ.

Вход аргумента устройства срединен с первыми входами третьего и п того элементов И, а также с первыми запрещающими входами третьего и чет-,

вертого элементов И. Шина кода,операции соединена с первым входом первого элемента И и с входом |Установка в третьего элемента ПАМЯТЬ. Шина синхронизации соединена со вторыми входами второго, третьего, чет- вертого и п того элементов И. Ыина признака аргумента соединена с третьими входами третьего и п того элементов И и с третьими запрещающими

5 входами второго и четвертого элементов И. Выходы второго и терьего элементов И соединены с входами второго элемента ИЛИ, а выходы четвертого п того элементов И соединены с

0 входами элемента ИЛИ.

Выход второго элемента ИЛИ соединен с входом Установка в О второго элемента ПАМЯТЬ и с входом Ус5 тановка в 1 третьего элемента ПАМЯТЬ . Выход третьего элемента ПАМЯТЬ соединен с четвертыми запрещающими входами четвертого и п того элементов И. Выход второго элемента соединен с первым входом первого элемента ИЛИ и со вторым входом первого элемента И. Зыход первого элемента И соединен с входом-Установка в 1 первого элемента ПАМЯТЬ Выход первого элемента ПАМЯТЬ соединен со вторым вхо дом первого элемента ИЛИ выход котброго  вл етс  выходом устройства 2 Недостатком известного устройства  вл етс  сложность сннхрониэации устройства , обусловленна  тем, что сигнал на шине кода операции должен выставл тьс  в промежутках между импульсако синхронизации. Следовательно, при практической регшиэации устройства необходимо фор шровать две синхронизирующие последовательности импульсов - одну дл  стробировани  входных сигналов и CHiHeuiOB признака аргумента, другу дп  стробировани  сигналов в коде on рации.. С точки зрени  упрощени  технической реализации (не нужно вводи- ь в устройство распределитель импульсов ) целесообразно формировать одну синхронизирующую последовательность импульсов. Кроме того, это позвол ет повысить быстродействие устройства, так как каждый аргумент булевой функ ции обрабатываетс  не за два такта, а за один. . . Цель изобретени  - повьоиение быстродействи  устройства. Поставленна  цель достигаетс  тем что в устройстве дл  .определени  значений булевых фуикций, содержащем элементы И, ИЛИ, ПАМЯТЬ, шину кода операции устройства, котора  соединена с первым входом первого элемента И, шину аргумента устройства , соединенную с первым пр мым входом второго элемента И, с первыми инверсными входами третьего и четвертогбэлементов и, с первьв  пр мым входом п того элемента И, шину признака аргумента устройства, соединенную со вторыми пр мыми входами треть и элементов и, со вторыми инверсНым  входами второго и четвер того элементов И, выход первого эле мента И соединен со входом Установка в 1 первого элемента ПАМЯТЬ, выход которого-соединен с йёрвым входом первого элемента , второй .вход которого соединен с выходом .второгоЭлемента ПАМЯТЬ и со вторым входом первого эламюнта И, а выход соединен с выходом устройства, шина кода операции устройства соединена с ходом Устаиовх% 19 О третьего фбифнта ПАМЯТЬ, эход Установка в 1 которого, соединен с выходом торого элемента ИЛИ и со входом Усновка в О второго элемента ПАМЯТЬ вход Установка в 1 которого соеДИН1ВЙ с выходом третьего элемента . ИЛИ, входы которого подключены соответственно к выходам четвертого и п того элементов И, третьи инверсные входы которых подключены к входу третьего элемента ПАМЯТЬ, выходы второго и третьего элементов И подключены ко входам второго элемента ИЛИ, шина синхронизации устройства подключена к управл ющим входам второго и третьего элементов ПАМЯТЬ, а Ц1на кода операции устройства подk )no4eHa к третьим инверсным входам второго и третьего элементов Ник четвертым инверсньв входам четвертого н п того элементов И. На чертеже представлена схема предлагаемого устройства. Устройство содержит шину 1 кода операции, шину 2 признака аргумента, шину 3 синхронизации, первый элемент И 4, второй элемент И 5, третий элемент И б, четвертый элемент И 7, п тый элемент И -8, второй элемент ИЛИ 9, третий элемент ИЛИ 10, первый элемент ПАМЯТЬ 11, второй элемент ПАМЯТЬ 12, третий элемент ПАМЯТЬ 13, первый элемент ИЛИ 14. Вход аргумента устройства соединен с первыми пр мыми входами второго 5н п того 8 элементов И, а также с первыми инверсными входами третьего 6и четвертого 7 элементов И. Шина 1 кода операции соединена с первым входом первого элемента И 4, с третьими инверсными входами второго 5 и третьего 6, а также с четвертыми инверсными входами четвертого 7 и п того 8 элементов И, а также с входсм Установка в О третьего элемента ПАМЯТЬ 13. Шина 2 признака аргумента соединена со вторыми.пр мьми входами третьего 6 и п того 8 элементов И, а также со вторьвш инверсньми входами второго 5 и четвертого 7 элементов И. Выходы второго 5 И третьего 6 элементов И соединены р входгили второго элемента ИЛИ 9,выход которого соединен с входом Установка в О второго элемента ПАМЯТЬ 12 и с входом Установка в 1 третьего элемента ПАМЯТЬ 13. Входы четвертого 7 и п того 8 элементов И соединены с входсм Ус- . тановка в I второго элемента ПАМЯТЬ 12. Шина синхронизации 3 соединена с управл ющими входами второхю 12 и третьего 13 элементов ПАМЯТЬ. Единичный выход третьего элемента ПАМЯТЬ 13 соединен с третьими инверсными входам четвертого 7 и п того 8 элемен ов И. Единичный выход второго элемента ПАМЯТЬ 12 соединен со вторыми входгши первого элемента И 4 и первого элемента ИЛИ 14. Выход первого элемента И 4 соединен с входе Установка в 1 первого элемента ПАМЯТЬ 11 , единичный выход которого соединен с первым

входом первого элемента ИЛИ 14, выход которого  вл етс  выходом устройства .

Устройство работает следующим образом .

На вход устройства последовательно поступают аргументы заданной булевой функции, значение которой слечует определить. Одновременно с поступлением каждого аргумента на шине 2 признака аргумента формируетс  сигнал Логическа  1, если агрумент входит в булевое выражение в пр мом коде, или логический о , если аргумент входит в выражение в инвертированном коде. Одновременно с поступлением входного сигнала на шине кода операции формируетс  сигнал Логический О , что соответствует операции Конъюнкци , которой при необходимости выполнени  операции Дизъюнкци  на шине 1 кода операрации 1 соответствует Логическа  1, поступление следующего за этой операцией аргумента задерживаетс  на один такт, и он поступает при нулеЬом потенциале шины 1.

При выполнении операции Конъюнкци  в зависимости от значени  аргумента (О или 1) и сигнала нашине 2 признака аргумента входной сигнал проходит через второй элемент И 5, третий элемент И 6, четвертьлй элемент И 7 или п тый элемент И В и в виде потенциала поступает либо на вход Установка в 1 второго элемента ПАМЯТЬ 12, либо на входы Установка в О второго элемента ПАМЯТЬ 12 и Установка в 1 третъего элемента ПАМЯТЬ 13. Импулъс синхронизации , поступакиций по шине 3 синхронизации , переводит элементы ПАМЯТ 12 и 13 в состо ние, соответствующее потенциалам на их входах.

Единичное состо ние третьего элемента ПАМЯТЬ 13 блокирует поступление последующих сигналов на вход Установка в 1 второго элемента ПАМЯТЬ 12, обеспечива  правильное выполнение операции IКовьюнкци  .

При выполнении операции Дизъюнкци  импульс синхронизации устанавливает в нулевое состо ние третий элемент ПАМЯТЬ 13, разблокиру  четвертый 7 и п ть 8 элементы И и разреша  установку в единичное состо ние второго элемента ПАМЯТЬ 12, если следун ций входной сигвгш .имеет уровень Логическа  и аргумент задан в пр мом коде или входной сигна11 11меет 5фовень Логический О и аргумент задан в инвертирован HOI коде. Одновременно сигнал Логическа  нашине 1 кода операции раэpetoaer перезапись единичного состо ни  второго элемента ПАМЯТЬ 12 в первый, элемент ПАМЯТЬ 11, фиксиру  тот факт, что хот  бы один дизъюнктивный член в булевом выражении ра . При выполнении операции

вен

.Дизъюнкци  предусмотрена блокировка второго 5, третъего б, четвертого 7 и п того 8 элементов И. Это сделано дл ,предотвращени  возможности одновременного по влени  уровней Логическа  1 на входах Установка в О и Установка в 1 третъего элемента ПАМЯТЬ 13, так как дл  элемента ПАМЯТЬ, построенного на RS-триггере, это . вл етс  за0 прещенным состо нием ,| а 6К-триггер. - в этом случае работает в счетном режиме, его новое состо ние при приходе импулъса синхронизации может бытъ как О , так и 1 в завй-.

5 симости от прежнего состо ни , в. то врем  как по логике работы устройства третий элемент ПАМЯТЬ 13 при выпол- . нении операции Дизъюнкци  должен переходить в состо ние О . Кроме того, j

0 блокировка четвертого 7 и- п того 8 элементов И на врем  операции Дизъюнкци  предотвращает ситуа-цию гонки фронтов, котора  может возникнуть при прохождении ckгнaлa

на вход Установка в 1 второго

5

элемента ПАМЯТЬ 12 и одновременном считывании состо ни  единичного выхода же элемента ПАМЯТЬ. :

Таким образом, после прохождени  всей последовательности входных сигналов на вьоходе первого элемента ИЛИ 14 имеет место значение заданной булевой функций.

Изобретение обеспечивает повышение быстродействи  аппаратуры,ко5 тора  исполъзуетс  дл  определени  значений булевых функций,-в то врем  . как при исполъзованни известного устройства требу етс  п ть тактов -дл  Iодного цикла, из них два такта дл 

0 обработки аргументов булевой функции. Предлагаемое устройство позвол ет сократить количество тактов до четырех , т.е. повысить быстродействие на 20%..

45

Claims (2)

1.Патент США № 3832696, кл. 235-164, 1975.

2.Авторское свидетельство СССР по за вке № 2631742/18-24,

кл. G 06 F 7/00, 1978 (прототип).

гул

Г